【導(dǎo)讀】當(dāng)在音頻范圍內(nèi)的頻率下工作時(shí)，某些表面貼裝電容器會(huì)表現(xiàn)出噪聲。最近的設(shè)計(jì)使用10μF，35V X5R 1206陶瓷電容器，該電容器會(huì)產(chǎn)生明顯的聲音噪聲。要使這樣的板靜音，可以使用Murata和Kemet等制造商的聲學(xué)靜音電容器。

傳統(tǒng)上在高壓功率晶體的設(shè)計(jì)中，采用硅材料的功率晶體要達(dá)到低通態(tài)電阻，必須采用超級(jí)結(jié)技術(shù)（superjunction），利用電荷補(bǔ)償?shù)姆绞绞估诰樱‥pitaxial layer）內(nèi)的垂直電場(chǎng)分布均勻，有效減少磊晶層厚度及其造成的通態(tài)電阻。但是采用超級(jí)結(jié)技術(shù)的高壓功率晶體，其最大耐壓都在 1000V 以下。如果要能夠耐更高的電壓，就必須采用碳化硅材料來(lái)制造功率晶體。以碳化硅為材料的功率晶體，在碳化硅的高臨界電場(chǎng)強(qiáng)度之下，即使相同耐壓條件之下，其磊晶層的厚度約為硅材料的 1/10，進(jìn)而其所造成的通態(tài)電阻能夠有效被降低，達(dá)到高耐壓低通態(tài)電阻的基本要求。

在硅材料的高壓超級(jí)結(jié)功率晶體中，磊晶層的通態(tài)電阻占總通態(tài)電阻的 90%以上。所以只要減少磊晶層造成的通態(tài)電阻，就能有效降低總通態(tài)電阻值；而碳化硅功率晶體根據(jù)不同耐壓等級(jí)，通道電阻（Channel resistance， Rch）占總通態(tài)電阻的比值也有所不同。

例如在 650V 的碳化硅功率晶體中，通道電阻（ Channel resistance，Rch）占總通態(tài)電阻達(dá) 50%以上，因此要有效降低總通態(tài)電阻最直接的方式就是改善通道電阻值。 由通道電阻的公式，如式（1）可以觀察到，有效降低通道電阻的方法有幾個(gè)方向：減少通道長(zhǎng)度 L、減少門(mén)極氧化層厚度 dox、提高通道寬度 W、提高通道的電子遷移率 μch、降低通道導(dǎo)通閾值電壓 VT，或者提高驅(qū)動(dòng)電壓 VGS。然而幾種方法又分別有自身的限制。

1.減少通道長(zhǎng)度 L，就必須考慮 DIBL 效應(yīng)

2.減少門(mén)極氧化層厚度 dox，會(huì)造成門(mén)極氧化層的可靠度問(wèn)題

3.提高通道寬度 W，必須增加功率晶體的面積，使成本增加

4.提高驅(qū)動(dòng)電壓 VGS，會(huì)造成門(mén)極氧化層的可靠度問(wèn)題

5.降低通道導(dǎo)通閾值電壓 VT，會(huì)造成應(yīng)用上可能的誤導(dǎo)通現(xiàn)象

6.提高通道的電子遷移率 μch來(lái)改善功率晶體的通道通態(tài)電阻，但是必須從晶體平面

（crystal plane）選用及制程上著手

實(shí)際上利用提高通道的電子遷移率 μch來(lái)改善功率晶體的通道通態(tài)電阻，不僅是從制程上做調(diào)整，更是從晶體平面的選擇上做出選擇。在目前已量產(chǎn)的增強(qiáng)型碳化硅功率晶體的晶粒（die）結(jié)構(gòu)來(lái)看，大致上可以分為二種，平面式（planar）以及溝槽式（trench），如圖 1 所示。

圖 1 碳化硅功率晶體的結(jié)構(gòu)：（a）平面式（b）溝槽式

這兩種不同形式的結(jié)構(gòu)差異不僅僅在于是否以內(nèi)嵌的形式制造而成，更主要的差異在于功率晶體的通道是由不同的碳化硅晶體平面制成。硅材料是由純硅所組成，但是碳化硅材料會(huì)依照不同的原子排列而有著不同的晶體平面。傳統(tǒng)上平面式結(jié)構(gòu)會(huì)采用<0001>的硅平面（Si-face）制作通道，而溝槽式結(jié)構(gòu)功率晶體采用<1120>的晶體平面做為功率晶體的通道，根據(jù)實(shí)測(cè)結(jié)果，采用<1120>晶體平面時(shí)能夠有效利用其較高的電子遷移率，達(dá)到低的通態(tài)電阻。

圖 2 （a）碳化硅功率晶體的晶體平面（b）溝槽式功率晶體采用的晶體平面

（c）<1120>晶體平面的高電子遷移率

值得一提的是，在平面式碳化硅功率晶體制造通道采用的<0001>硅平面中，受到晶體缺陷程度較高，造成電子遷移率較低及產(chǎn)生較高的通道電阻。要克服這個(gè)問(wèn)題，在設(shè)計(jì)上會(huì)使用較薄的門(mén)極氧化絕緣層，使其具有較低的門(mén)極閾值電壓（~2V），進(jìn)而降低通道電阻，這也是平面式結(jié)構(gòu)功率晶體的特征之一。在實(shí)際應(yīng)用時(shí)，會(huì)建議用戶在設(shè)計(jì)驅(qū)動(dòng)電路時(shí)，截止時(shí)驅(qū)動(dòng)電壓采用負(fù)電壓，以避免驅(qū)動(dòng)時(shí)的錯(cuò)誤操作造成功率晶體燒毀。反之，在溝槽式結(jié)構(gòu)的碳化硅功率晶體因其具有較高的門(mén)極閾值電壓（>4V），無(wú)論哪一種電路結(jié)構(gòu)，都不需要使用負(fù)電壓驅(qū)動(dòng)。

如上所述，碳化硅材料具有高臨界電場(chǎng)強(qiáng)度，采用碳化硅做為高壓功率晶體材料的主要考量之一，是在截止時(shí)能夠以硅材料 1/10 的磊晶層厚度達(dá)到相同的耐壓。但在實(shí)際上功率晶體內(nèi)的門(mén)極氧化絕緣層電壓強(qiáng)度，限制了碳化硅材料能夠被使用的最大臨界電場(chǎng)強(qiáng)度，這是因?yàn)殚T(mén)極氧化絕緣層的最大值僅有 10MV/cm。按高斯定律推算，功率晶體內(nèi)與門(mén)極氧化絕緣層相鄰的碳化硅所能使用的場(chǎng)強(qiáng)度僅有 4MV/cm，如圖 3 所示。碳化硅材料的場(chǎng)強(qiáng)度越高，對(duì)門(mén)極氧化絕緣層造成的場(chǎng)強(qiáng)度就越高，對(duì)功率晶體可靠度的挑戰(zhàn)就越大。因此在碳化硅材料臨界電場(chǎng)強(qiáng)度的限制，使功率晶體的設(shè)計(jì)者必須采用不同于傳統(tǒng)的溝槽式功率晶體結(jié)構(gòu)，在能夠達(dá)到更低碳化硅材料場(chǎng)強(qiáng)度下，盡可能減少門(mén)極氧化絕緣層的厚度，以降低通道電阻值。在可能有效降低碳化硅材料臨界電場(chǎng)強(qiáng)度的溝槽式碳化硅功率晶體結(jié)構(gòu)，如英飛凌的非對(duì)稱溝槽式（Asymmetric Trench）結(jié)構(gòu)或是羅姆的雙溝槽式（Double

trench）結(jié)構(gòu)，都是能夠在達(dá)到低通態(tài)電阻的條件之下，維持門(mén)極氧化絕緣層的厚度，因門(mén)極氧化絕緣層決定了它的可靠度。

圖 3 門(mén)極氧化層場(chǎng)強(qiáng)度限制了功率晶體內(nèi)碳化硅材料的場(chǎng)強(qiáng)度

圖 4 碳化硅功率晶體結(jié)構(gòu)

（a）英飛凌的非對(duì)稱溝槽式結(jié)構(gòu) （b）羅姆的雙溝槽式結(jié)構(gòu)

門(mén)極氧化絕緣層的電場(chǎng)強(qiáng)度挑戰(zhàn)不僅來(lái)自碳化硅材料的影響，也來(lái)自門(mén)極氧化絕緣層它本身。硅材料在被制造半導(dǎo)體的過(guò)程中經(jīng)過(guò)蝕刻及氧化作用，可以產(chǎn)生厚度相對(duì)均勻、雜質(zhì)少的門(mén)極氧化層。但在碳化硅材料經(jīng)過(guò)蝕刻及氧化作用后，除了產(chǎn)生門(mén)極氧化絕緣層外，尚有不少的雜質(zhì)及碳，這些雜質(zhì)及碳會(huì)影響門(mén)極氧化層的有效厚度及碳化硅功率晶體的可靠度，如圖 5 所示。

圖 5 碳化硅門(mén)極氧化絕緣層受雜質(zhì)影響造成有效厚度改變

考慮到門(mén)極氧化層厚度對(duì)碳化硅功率晶體可靠度的影響，在門(mén)極氧化層的設(shè)計(jì)上必需考慮這些可能影響門(mén)極氧化層有效厚度的因素。除了采用更厚的門(mén)極氧化層設(shè)計(jì)以提高碳化硅的可靠性之外，還要針對(duì)門(mén)極氧化層進(jìn)行遠(yuǎn)超出額定門(mén)極電壓的長(zhǎng)時(shí)間電壓測(cè)試。如圖 6 所示，VGUSE是門(mén)極電壓建議值，VGMAX 是額定門(mén)極電壓最大值，隨著時(shí)間推移增加門(mén)極電壓值，直到所有的功率晶體門(mén)極都燒毀失效。 采用這樣的門(mén)極測(cè)試，可以檢測(cè)出門(mén)極氧化層會(huì)在不同的電壓下產(chǎn)生失效。一般來(lái)說(shuō)，在較低電壓下失效是由于上述雜質(zhì)造成有效門(mén)極厚度減少的外在缺陷（extrinsic defect）;而在較高電壓下的失效被稱為本質(zhì)缺陷（Intrinsic defect）），是來(lái)自 F-N 隧穿效應(yīng)（Fowler-Nordheim tunneling）的作用，或是門(mén)極氧化層超過(guò)其最大電場(chǎng) 10MV/cm。

圖 6 碳化硅門(mén)極氧化層可靠度測(cè)試及其本質(zhì)缺陷及非本質(zhì)缺陷示意圖

碳化硅功率晶體的另一項(xiàng)設(shè)計(jì)挑戰(zhàn)就是門(mén)極閾值電壓的不穩(wěn)定性（threshold voltageinstability）。門(mén)極閾值電壓的不穩(wěn)定性，會(huì)影響碳化硅功率晶體的可靠度。如果碳化硅功率晶體的閾值電壓往上，會(huì)造成功率晶體的通態(tài)電阻值及導(dǎo)通損耗增加；反之，如果碳化硅功率晶體的閾值電壓往下，會(huì)造成功率晶體易產(chǎn)生誤導(dǎo)通而燒毀。門(mén)極閾值電壓的不穩(wěn)定性有兩種現(xiàn)象，可回復(fù)型閾值電壓滯后作用（Reversible threshold voltagehysteresis） 及不可回復(fù)型的閾值電壓漂移（threshold voltage drift）；門(mén)極閾值電壓的不穩(wěn)定性來(lái)自于門(mén)極氧化層及碳化硅的介面間存在缺陷（trap），如同對(duì)介面間的電容進(jìn)行充放電，而門(mén)極電壓驅(qū)動(dòng)過(guò)程造成電子或電洞被捕獲，從而形成閾值電壓的滯后作用。

圖 7 碳化硅功率晶體門(mén)極閾值電壓的滯后作用及偏移

如式（2），閾值電壓滯后作用是由門(mén)極氧化層接面的缺陷密度（Density of defect）及材料的帶隙（bandgap）所決定。相比于硅材料，碳化硅的材料缺陷密度比硅材料缺陷密度高 1000~10000 倍；而碳化硅的帶隙約為硅的 3 倍，因而造成碳化硅功率晶體的閾值電壓滯后作用在未經(jīng)處理之前，高達(dá)數(shù)伏特（V）之多，而硅材料只有數(shù)毫伏特（mV）。這也是電源供應(yīng)器設(shè)計(jì)者在使用碳化硅功率晶體時(shí)所必須注意的考量重點(diǎn)之一。

碳化硅功率晶體在門(mén)極氧化層及碳化硅之間的電荷分布可簡(jiǎn)單化區(qū)分為固定式電荷（