PCB繪圖時，使用ERC出現(xiàn)“MultipleNetIdentifiers”錯誤提示：

解決辦法：可能是由于不同的網(wǎng)絡標號連在了一起，或同一根連線上給了不同的網(wǎng)絡標號。

如果為單張原理圖，在圖上查找?guī)в绣e誤標號的位置即可；為多張原理圖時，要查找所有圖；尤其是多層原理圖時，很有可能錯誤是在子圖中。

1.原理圖常見錯誤：

（1）ERC報告管腳沒有接入信號。

a.創(chuàng)建封裝時給管腳定義了I/O屬性。譬如，把輸入端口和輸出端口連在一起就會報錯。其實，若不用protel做電路仿真，就無需對管腳的I/O屬性進行定義。
b.建元件或放置元件時修改了不一致的grid屬性，管腳與線沒有連上。
c.建元件時pin方向反向，必須非pinname端連線。

（2）ERC報告重復的網(wǎng)絡標號(Error:MultipleNetIdentifiers)。

可能是由于不同的網(wǎng)絡標號連在了一起，或同一根連線上給了不同的網(wǎng)絡標號。需要注意的是，PROTEL指出的錯誤處不一定是真正的錯誤處，也可能錯在其他的原理圖上（若是層次電路圖時）

（3）元件跑到圖紙界外：沒有在元件庫圖表紙中心創(chuàng)建元件。

（4）創(chuàng)建的工程文件網(wǎng)絡表只能部分調入pcb：生成netlist時沒有選擇為global。

（5）當使用自己創(chuàng)建的多部分組成的元件時，千萬不要使用annotate。

2.PCB中常見錯誤：

（1）網(wǎng)絡載入時報告NODE或FootPrint沒有找到。

解決辦法：
a.在裝載網(wǎng)絡表時，事先沒有加載對應的PCB封裝庫。
b.原理圖中的元件使用了pcb庫中沒有的封裝。
c.原理圖中的元件使用了pcb庫中名稱不一致的封裝。
d.原理圖中的元件使用了pcb庫中pinnumber不一致的封裝。如三極管：sch中pinnumber為e,b,c,而pcb中為1,2,3；二極管：sch中pinnumber為a,k,而pcb中為1,2，改成一致就可以了。

（2）在PCB中導入元器件后，發(fā)現(xiàn)個別器件不在顯示屏范圍內，即時縮小圖紙顯示比例，也看不到，這往往是因為在創(chuàng)建PCB元器件封裝時沒有設定參考點所致，一般地，“setreffrence”到“pin1”即可。

3.復制局部ProtelSch原理圖，想把它貼到Word里方法如下(針對protel99,proteldxp應可以類比，未試過)：

解決辦法：tools-preferences-graphicalediting:addtemplatetoclipboard的選項，去掉它就可以了。

4.關于走線寬度

系統(tǒng)默認走線為10mil，一般可以設到8mil，再細的話（如低于6mil），一般性的小電路板廠家就不能制造了，找大廠做成本就高，具體情況具體衡量。注：100mil(英制)=2.54mm(公制)

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