DFT 可以降低通過問題器件的風(fēng)險，如果最終在實際應(yīng)用中才發(fā)現(xiàn)器件有缺陷，所產(chǎn)生的成本將遠(yuǎn)遠(yuǎn)高于在制造階段發(fā)現(xiàn)的成本。它還能避免剔除無缺陷器件，從而提高良率。插入 DFT 亦能縮短與測試開發(fā)相關(guān)的時間，并減少測試裝配好的芯片所需的時間。

 

DFT 是電子行業(yè)的警鐘，它采用自動測試模式生成器 (ATPG) 和存儲內(nèi)置自測試 (MBIST)，是在芯片上插入測試結(jié)構(gòu)（例如掃描鏈、MBIST 結(jié)構(gòu)或壓縮/解壓邏輯）。掃描鏈通過串行移位寄存器增加了可控性和可觀察性。借助掃描鏈，測試電路的工作得到簡化和縮減。使用 ATPG 工具自動生成測試模式能夠減少耗時繁瑣的測試向量創(chuàng)建任務(wù)。

 

當(dāng)設(shè)計經(jīng)過功能驗證后，片上測試架構(gòu)（或掃描鏈）會在門級的基礎(chǔ)上被插入，執(zhí)行此操作時必須小心謹(jǐn)慎，因為這可能會影響芯片的功能正確性。設(shè)計更改需要進(jìn)行門級驗證，以確保設(shè)計完整性未受影響。測試將由測試模式的長序列執(zhí)行，這是一項計算密集型任務(wù)，比寄存器傳輸級 (RTL) 驗證繁瑣得多。

 

值得一提的是，從設(shè)計角度而言，創(chuàng)建并插入 DFT 結(jié)構(gòu)是一項十分簡單的工作。不過，從密度和規(guī)模的層面來看，設(shè)計規(guī)模會增加，同時測試設(shè)計所需的測試模式數(shù)量也會使設(shè)計規(guī)模大大增加。

 

 

當(dāng)設(shè)計尺寸達(dá)到數(shù)億門時，基于軟件仿真器的驗證對于門級檢查而言速度過于緩慢。DFT 方法只會讓事情變得更糟。如果這些負(fù)擔(dān)還能夠應(yīng)付，那么優(yōu)先使用軟件仿真陣列來推進(jìn)流片有助于設(shè)計工程師的工作，但會為測試工程師帶來阻礙。芯片通常只進(jìn)行極少的 DFT 驗證就進(jìn)行流片，而在流片后才執(zhí)行徹底的 DFT 測試，這時要修復(fù)設(shè)計缺陷為時已晚。

 

DFT 驗證具有多種形式，包括需要驗證的自定義初始化模式。它可以是由自動測試模式生成器工具插入的片上時鐘控制器，這需要在模式執(zhí)行期間進(jìn)行動態(tài)驗證；也可以是為 MBIST 添加的邏輯，這通常需要對測試模式的相關(guān)邏輯進(jìn)行功能驗證。SoC 可能包括一個自定義初始化模式，此模式能夠配置測試并完成從功能模式到測試模式的轉(zhuǎn)換。其他測試模式可能會采用低功耗技術(shù)，測試期間，芯片的一部分將進(jìn)入低功耗模式，這就需要在適當(dāng)情況下的有效測試結(jié)構(gòu)。

 

 

硬件加速能夠縮短執(zhí)行徹底 DFT 驗證所需的仿真周期。同時還能驗證各種規(guī)模和復(fù)雜性的芯片的功能。

 

30 年來，人們一直使用硬件加速仿真部署可重復(fù)編程的硬件來增加驗證周期，而新的部署模式使這項技術(shù)成為更可行的驗證工具，同時也為“App”的方法奠定基礎(chǔ)。對于仍受困于基于軟件仿真器進(jìn)行驗證的芯片設(shè)計團(tuán)隊而言，近期推出的一些硬件加速仿真應(yīng)用程序無疑是個好消息。DFT App 能夠加速需要進(jìn)行全面門級仿真的芯片設(shè)計進(jìn)程。借助自動生成的模式，設(shè)計團(tuán)隊能夠縮短整個模式開發(fā)周期。

 

這類硬件加速仿真的可擴(kuò)展硬件和編譯器能夠?qū)η度肓藪呙韬推渌麥y試結(jié)構(gòu)的大型門級設(shè)計進(jìn)行測試模式驗證。它具有出色性能，能夠運行更多仿真周期，加快 DFT 分析。DFT App 支持行業(yè)標(biāo)準(zhǔn) STIL 格式文件，可以與其他工具協(xié)同工作，STIL 文件可用于生產(chǎn)測試程序以便在制造過程中發(fā)現(xiàn)受損芯片。

 

用于硬件加速仿真的 DFT App 改變了硬件加速器在開發(fā)階段的編譯流程和運行時間。這將為編譯流程和運行時間帶來重大變化。具有掃描和 MBIST 結(jié)構(gòu)的門級設(shè)計被載入硬件加速仿真的編譯器。編譯器創(chuàng)建了用于讀取Stil文件中測試向量的測試結(jié)構(gòu)，然后將這些向量應(yīng)用到可綜合的待測器件 (DUT) 以及進(jìn)行輸出比較。編譯器將用戶網(wǎng)表重新編譯并合成到一個能夠兼容硬件加速仿真的結(jié)構(gòu)化描述中。編譯器創(chuàng)建了用于讀取Stil文件中測試向量的測試結(jié)構(gòu)，然后將這些測試向量用到可綜合的待測設(shè)計上，再將網(wǎng)表重新編譯并合成到一個能夠兼容硬件加速仿真的結(jié)構(gòu)化描述中。測試控制架構(gòu)還包括比較輸出的機制。參見圖 1。

 

圖 1：經(jīng) DFT App 修改后的編譯流程。

 

調(diào)用時，設(shè)計和測試平臺被映射到硬件加速器中。在運行期間，硬件加速仿真從 STIL 文件中提取測試向量，然后將其應(yīng)用于 DUT 并比較輸出，這一切都是以硬件加速仿真的速度完成。參見圖 2。

 

圖 2：顯示主機 PC 和硬件加速器操作分解的運行時間方框圖。

 

DFT App 可執(zhí)行完整的 DFT 驗證模式設(shè)置，從而縮短模式開發(fā)周期。通過結(jié)合可處理多達(dá)數(shù)十億個門的可擴(kuò)展硬件加速仿真平臺以及支持 DFT 方法的編譯器，能夠?qū)σ亚度霋呙韬推渌麥y試結(jié)構(gòu)的大型門級設(shè)計進(jìn)行測試模式驗證。

 

完成芯片制造后，相同的 STIL 文件亦能夠在測試車間使用。將測試向量載入 ATE，對芯片執(zhí)行測試，并將響應(yīng)結(jié)果與 STIL 文件中的預(yù)期數(shù)值相比較。

 

 

硬件加速仿真的執(zhí)行速度比軟件仿真高出幾個數(shù)量級，而不是小幅增加。在硬件加速仿真中運行 DFT 模式時，某些衡量標(biāo)準(zhǔn)提高了四到五個數(shù)量級。參見表 1。

 

表 1：體現(xiàn)了性能改進(jìn)的 DFT App 基準(zhǔn)數(shù)據(jù)對比

 

對于軟件仿真器通常需要三個月才能完成的測試，硬件加速仿真只需兩小時就能完成，從而可在芯片流片前對測試向量和 DFT 邏輯進(jìn)行完整驗證。將 DFT App 應(yīng)用于硬件加速仿真中，拓展了使用方式、提高性能，并幫助驗證工程師規(guī)避風(fēng)險。借助硬件加速器的強大功能，DFT 工程師現(xiàn)在已能使用“App”來確保芯片適合進(jìn)入制造流程。