【導讀】通常講的扇出型時鐘緩沖器（Buffer），主要功能可以分為時鐘信號復制，時鐘信號格式轉(zhuǎn)換，時鐘信號電平轉(zhuǎn)換。下面我們針對這些功能介紹幾種典型的應用場景。
典型應用一：時鐘信號復制
時鐘信號復制簡單理解就是將一路時鐘源信號通過頻率復制生成多路時鐘信號。
圖1，INS6104A功能框圖，從圖中可以看到1路時鐘信號輸入被分出4路相同的時鐘信號輸出，并且可以通過OE管腳控制信號輸出與否。
圖1：INS6104A功能框圖
例如：在某一款PC控制主板上有CPU、CPLD、網(wǎng)絡(luò)處理ASIC、時鐘發(fā)生器等多顆芯片，都需要25MHz的參考時鐘信號，可以選擇的方案有：
方案1：選擇一個晶振同時為幾個芯片提供參考，這種方案很大的弊端是時鐘信號完整性問題。這種點到多點的連接無法做到阻抗匹配，信號反射會很嚴重，導致時鐘信號沿的單調(diào)性、過沖振鈴等問題，進而可能導致誤觸發(fā)，造成系統(tǒng)失步，因此多數(shù)應用都需要點對點的拓撲。
圖2：單個晶振解決方案
方案2：選擇4個晶振分別給4個芯片提供參考，這個方案的優(yōu)勢就是PCB布局走線更靈活方便，可以保證時鐘信號的完整性。當然明顯的劣勢就是成本高，特別是對于參考頻率指標要求高的場景，高性能的晶振本身成本就高，往往功耗也比較高，電源部分的處理會進一步增加方案成本。另外布局靈活的同時，也會占用更大的PCB板空間。
圖3：多個晶振解決方案
方案3：一個晶振加上一個時鐘緩沖器（Buffer）芯片，這也是最常用的方案。通過Buffer的頻率復制功能，可以做到點到點的拓撲結(jié)構(gòu)，很好的解決信號完整性問題，做到最佳性價比。
圖4：晶振和Buffer解決方案
典型應用二：時鐘信號格式轉(zhuǎn)換
除了時鐘信號復制外，還有很多時鐘Buffer同時具有時鐘信號的格式轉(zhuǎn)換功能，就是將一種格式的輸入時鐘信號轉(zhuǎn)換成另外一種格式的輸出。
下圖是兩款具有這種功能的Buffer功能框圖，輸入可以選擇3路中的任意一路，其中輸入口0和1支持的信號格式可以是LVPECL、LVDS、HCSL、SSTL、LVCMOS、LVTTL中的任意一種，而OSC輸入口則支持無源晶體輸入。INS6110可以將任意一種類型的輸入時鐘信號轉(zhuǎn)換為10路LVCMOS單端輸出時鐘信號，而INS6310則可以輸出2 個Bank共計10路差分時鐘和1路LVCMOS單端時鐘。差分輸出時鐘類型可以通過OTYPEA【1:0】及OTYPB【1:0】分別單獨配置，選擇LVPECL、LVDS、HCSL或高阻狀態(tài)。
INS6110功能框圖
圖5：單端輸出Buffer功能框圖
INS6310功能框圖
圖6：差分輸出Buffer功能框圖
在數(shù)據(jù)中心、服務器、網(wǎng)絡(luò)監(jiān)控設(shè)備等應用中，很多芯片之間都通過PCIe接口通信，比如CPU、 PCIe交換芯片、PCIe擴展卡、Wifi 控制器、GE口等，都是通過PCIe口來傳輸高速數(shù)據(jù)，系統(tǒng)中需要多個HCSL格式的100M的參考時鐘，而市場上沒有直接出HCSL信號的晶振，這時可以用100M LVDS或LVPECL輸出的晶振，通過Buffer轉(zhuǎn)換為100M HCSL時鐘信號格式來滿足應用。
圖7：時鐘信號格式轉(zhuǎn)換
典型應用三：時鐘信號電平轉(zhuǎn)換
在圖5、圖6中，大家可能已經(jīng)注意到了它們都有VDD，VDDOA，VDDOB等多種電源，這里的VDD是核心電壓，也是輸入時鐘信號的電壓，而VDDOX則是輸出信號電壓，VDDOX電壓可以不同于VDD，比如VDD是3.3V，而VDD可以選擇3.3V、2.5V、1.8V等多種電壓輸出，這就是時鐘Buffer的第三種典型應用，即時鐘信號的電平轉(zhuǎn)換。在已有頻率源和實際芯片要求的參考頻率電平不一樣時，可以通過時鐘Buffer來實現(xiàn)時鐘信號的電平轉(zhuǎn)換。
以上幾個案例可以看到：時鐘緩沖器（Buffer）與晶體或晶振是密不可分的。單獨的時鐘Buffer本身無法產(chǎn)生頻率源，它可以將晶體或晶振產(chǎn)生的時鐘信號進行復制、格式轉(zhuǎn)換及電平轉(zhuǎn)換。在需要這些功能的應用場景，選擇合適的時鐘Buffer可以極大的優(yōu)化系統(tǒng)時鐘方案和性價比。
大普通信在時頻領(lǐng)域深耕近20年，專注于高穩(wěn)時鐘的研發(fā)，目前產(chǎn)品包括Timing Server、Clock Module、OCXO、TCXO、SPXO、Crystal等系列，符合國際時鐘等級標準GR-1244-Core 1~4級，性能指標處于行業(yè)領(lǐng)先水平。
因為對時鐘信號有深刻的理解，大普在Buffer設(shè)計上有先天優(yōu)勢，可以將時鐘源和Buffer特性完美匹配，輸出超低抖動的時鐘信號。大普已推出多款單端和差分輸出Buffer，目前還有更多的芯片在研發(fā)的路上，即將面市，多系列的高穩(wěn)時鐘和Buffer產(chǎn)品，及其它時鐘芯片，可以為客戶提供“一站式”的、最優(yōu)匹配的解決方案。
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