電路功能與優(yōu)勢(shì)

 

圖1所示的這個(gè)電路提供一個(gè)同步寬頻帶發(fā)射器，可支持高達(dá)1150 MHz的超寬I/Q帶寬。該設(shè)計(jì)證明了高帶內(nèi)信號(hào)性能，如高無(wú)雜散動(dòng)態(tài)范圍(SFDR)、低誤差矢量幅度(EVM)和寬頻帶范圍內(nèi)的平坦頻率響應(yīng)。

 

多個(gè)通道間的同步性能對(duì)于象限誤差校正(QEC)尤為重要。啟用多芯片同步時(shí)，轉(zhuǎn)換器之間的延遲失配可能在一個(gè)時(shí)鐘周期內(nèi)，并且存在對(duì)齊良好的同步時(shí)鐘。

 

高速同步的挑戰(zhàn)是要在過(guò)程、電壓和溫度(PVT)中達(dá)到數(shù)模(DAC)時(shí)鐘周期的精度。要達(dá)到這種精度，需要在DAC上實(shí)施同步邏輯塊，并且必須在板上精心設(shè)計(jì)布局和時(shí)鐘方案以與同步邏輯塊配合使用。

 

該電路可用于支持E頻段中的寬帶點(diǎn)對(duì)點(diǎn)應(yīng)用，這可同時(shí)確保零中頻(ZIF)和復(fù)中頻(CIF)。出色的同步性能使其能夠支持雷達(dá)等應(yīng)用中的嚴(yán)格對(duì)齊要求。

 

圖1.AD9139-DUAL-EBZ評(píng)估板功能框圖

 

圖2.用于實(shí)現(xiàn)電路的AD9139-DUAL-EBZ評(píng)估板

 

電路描述

 

圖2所示的電路板使用雙AD9139單通道TxDAC、ADL5375-05寬帶正交調(diào)制器和AD9516-1時(shí)鐘發(fā)生器。

 

AD9139的數(shù)據(jù)時(shí)鐘輸入(DCI)頻率可高達(dá)575 MHz。由于在上升沿和下降沿捕獲的數(shù)據(jù)均饋入單個(gè)DAC，1×模式下的數(shù)據(jù)速率可高達(dá)1150 MSPS。為支持正交數(shù)據(jù)，使用了兩個(gè)AD9139器件來(lái)生成基帶數(shù)據(jù)。每個(gè)通道的模擬輸出分別進(jìn)入自己的低通濾波器。因此，參考設(shè)計(jì)可支持高達(dá)1150 MHz的復(fù)合帶寬，如圖3所示。在如此大范圍中的平坦度至關(guān)重要。由于AD9139包括一個(gè)可抵消DAC的內(nèi)在sinc滾降影響的反sinc濾波器，DAC后的濾波器平坦度變得對(duì)總平坦度至關(guān)重要。對(duì)于并行低電壓差分信號(hào)(LVDS)接口，575 MHz的DDR時(shí)鐘頻率很高。需要仔細(xì)設(shè)計(jì)LVDS接口的時(shí)序。

 

圖3.雙AD9139器件的最大帶寬

 

正交調(diào)制器

 

ADL5375-05是一款寬帶正交調(diào)制器，輸出頻率范圍為400 MHz至6 GHz。ADL5375-05作為I/Q調(diào)制器與AD9139接口，該調(diào)制器的頻率范圍很寬，為400 MHz至6 GHz。AD9139的輸出和ADL5375-05的輸入共用0.5 V的相同共模電平。

 

時(shí)鐘產(chǎn)生和考慮事項(xiàng)

 

考慮到同步要求，兩個(gè)AD9139器件的DACCLK、同步時(shí)鐘和幀時(shí)鐘都必須對(duì)齊良好。AD9516-1支持必需的時(shí)鐘分配功能，以及為產(chǎn)生更高頻率而集成的壓控振蕩器(VCO)和鎖相環(huán)(PLL)。禁用VCO和PLL，并且AD9516-1處于時(shí)鐘分配模式時(shí)，更好的時(shí)鐘相位噪聲更利于高速對(duì)齊。作為時(shí)鐘分配模式使用時(shí)，在1 GHz輸出，分頻比為1，10 MHz頻偏處，加性相位噪聲為147 dBc/Hz。Rohde & Schwartz SMA100A具有出色的相位噪聲性能，用其作為AD9516-1的輸入時(shí)，AD9516-1的輸出總相位噪聲接近時(shí)鐘分配模式下AD9516-1的最小限值。

 

AD9139的多芯片同步

 

雙通道間的同步對(duì)于QEC至關(guān)重要。DACCLK和同步時(shí)鐘之間需要布局對(duì)稱。此外，DACCLK和同步時(shí)鐘之間的相位不得落在建立和保持時(shí)間窗口內(nèi)（也稱為保持在窗口外(KOW)）。

 

同步機(jī)制可以達(dá)到在DAC輸出上多個(gè)通道之間在PVT中的失配小于一個(gè)DAC時(shí)鐘周期。以下是實(shí)現(xiàn)測(cè)試性能的指南：

 

1.DACCLK 1和DACCLK 2必須在AD9139的引腳上對(duì)齊良好。DACCLK 1和DACCLK 2之間的不匹配將添加到輸出上的最終不匹配中。

2.同步時(shí)鐘1和同步時(shí)鐘2必須對(duì)齊良好，并且分別由DACCLK1和DACCLK2采樣，用作參考。

3.DACCLK和同步時(shí)鐘之間的相對(duì)相位不得落在KOW內(nèi)，如圖4所示。

 

圖4.DACCLK和同步時(shí)鐘之間的時(shí)序要求

 

LVDS接口設(shè)計(jì)

 

DCI = 575 MHz時(shí)，在PVT中設(shè)計(jì)LVDS接口通常是一個(gè)挑戰(zhàn)。本節(jié)用一個(gè)例子說(shuō)明如何設(shè)計(jì)和優(yōu)化該接口。

 

以圖5為例，DCI = 491 MHz。根據(jù)AD9139數(shù)據(jù)手冊(cè)規(guī)格，如果DCI和DATA的邊緣在AD9139的引腳上對(duì)齊良好，當(dāng)延遲鎖相環(huán)(DLL)相位設(shè)置為零時(shí)，KOW（設(shè)置時(shí)間 + 保持時(shí)間）可置于有效窗口中間。

 

數(shù)據(jù)有效裕量由如下公式定義。

 

T_{DATA VALID MARGIN} = T_{DATA PERIOD} − T_{DATA SKEW} − T_{DATA JITTER} − (T_HOLD + T_SETUP)

 

在整個(gè)過(guò)程變化、電壓和溫度中，T_{DATA VALID MARGIN}必須> 0以確保數(shù)據(jù)的正確采樣。

 

When DCI = 491 MHz (see Figure 5),

DCI = 491 MHz（見圖5）時(shí)，

•T_{DATA PERIOD} = 1018 ps

•T_HOLD + T_SETUP = 517 ps

•T_{DATA SKEW} + T_{DATA JITTER}在PVT中必須小于501 ps，這是用戶實(shí)施的要求。T_{DATA SKEW}包括LVDS數(shù)據(jù)總線延遲失配、PVT中DCI和DATA總線之間的偏斜等。

 

要優(yōu)化接口設(shè)計(jì)，用戶可執(zhí)行以下操作：

 

•在印刷電路板(PCB)上用盡可能短的相同長(zhǎng)度的走線。

•通過(guò)確保以下各項(xiàng)，優(yōu)化現(xiàn)場(chǎng)可編程門陣列(PFGA)：

    ○ DCI和DATA的邊緣在AD9139的引腳上對(duì)齊良好。

    ○ 在溫度和電壓變化時(shí)，DCI和DATA之間的漂移越小越好。

    ○ DCI和DATA之間的抖動(dòng)越小越好。

 

掃描DLL相位后，AD9139的樣本錯(cuò)誤檢測(cè)(SED)功能也可用于檢查DCI和DATA之間的時(shí)序關(guān)系。

 

圖5.LVDS時(shí)序要求

 

低通濾波器設(shè)計(jì)

 

出于實(shí)驗(yàn)?zāi)康模瑸榱耸笰D9139的性能不被濾波器限制，在板上設(shè)計(jì)了一個(gè)在240MHz內(nèi)具有良好平坦度和群延遲性能的濾波器。在實(shí)際產(chǎn)品開發(fā)中，可以通過(guò)增加濾波器的階數(shù)來(lái)增強(qiáng)帶外抑制。

 

圖6所示的濾波器拓?fù)浣Y(jié)構(gòu)是一個(gè)五階巴特沃茲濾波器，轉(zhuǎn)折頻率為900 MHz。此濾波器的仿真響應(yīng)曲線如圖7所示。仿真平坦度為±0.1 dB（直流至240 MHz）。此濾波器的仿真群延遲曲線如圖7所示。

 

圖6.推薦的DAC調(diào)制器接口拓?fù)洌‵_C = 900 MHz，五階巴特沃茲濾波器）

 

圖7.DAC調(diào)制器與900 MHz五階巴特沃茲濾波器接口的頻率響應(yīng)（模擬）

 

圖8.濾波器的群延遲

 

布局建議

 

應(yīng)特別注意AD9139和ADL5375接口的布局。以下是一些獲得較好噪聲和雜散性能的建議。圖9顯示了一個(gè)遵循這些建議的頂層布局圖：

?

● 將DAC、濾波器和調(diào)制器放在PCB的同一側(cè)。

● 收緊濾波器布局：減少L和C的禁區(qū)裕量。

● 將對(duì)地電容分三路接到GND平面。

● 縮短DAC到調(diào)制器的距離。

● 使所有I/Q差分走線長(zhǎng)度保持良好的匹配。

● 濾波器端接電阻盡可能靠近調(diào)制器輸入端放置。

● DAC輸出50 Ω電阻盡可能靠近DAC放置。

● L和C使用0402封裝。

● 加寬經(jīng)過(guò)濾波器網(wǎng)絡(luò)的走線以降低信號(hào)損耗。

● 在所有DAC輸出走線、濾波器網(wǎng)絡(luò)、調(diào)制器輸出走線和LO輸入走線周圍設(shè)置通孔。

● 將本振(LO)和調(diào)制器輸出走線布設(shè)在不同的層上或彼此成90°角，防止耦合。

 

圖9.一般布局建議

 

訪問(wèn)www.analog.com/CN0432-DesignSupport獲取設(shè)計(jì)支持包，在隨附的AD9139-DUAL-EBZ布局文件中了解有關(guān)正確布局的更多信息。

 

電路評(píng)估與測(cè)試

 

下節(jié)描述如何設(shè)置和測(cè)試評(píng)估板。這些步驟概述了實(shí)現(xiàn)評(píng)估板功能和結(jié)果所需的基本步驟。有關(guān)更詳細(xì)的信息，請(qǐng)參閱AD9139-DUAL-EBZ評(píng)估板快速入門指南。

 

需要的設(shè)備

 

需要使用以下硬件：

 

● AD9139-DUAL-EBZ

● AD-DPG3

● Agilent E3631A電源（或同等電源）

● 頻譜分析儀PXA N9030A

● Rohde & Schwartz SMA100A信號(hào)發(fā)生器

● 帶USB端口的PC

● USB電纜

 

需要使用以下軟件：

 

● DPG downloader

● ACE軟件

 

測(cè)試設(shè)置

 

下節(jié)描述使用64 QAM數(shù)字調(diào)制測(cè)量鄰道功率(ACP)和調(diào)制誤差率(MER)性能的詳細(xì)信息。測(cè)試設(shè)置靈活，也可以執(zhí)行其它測(cè)量。測(cè)試設(shè)置如下圖10所示。AD9139-DUAL-EBZ評(píng)估板的硬件、SPI軟件、快速入門指南(QSG)以及DPG3硬件和軟件均已發(fā)布。

 

使用一個(gè)Keysight E3631為P5/P6上的電路板提供5 V電源。使用一個(gè)R&S SMA100A為板上的AD9516-1提供輸入時(shí)鐘。再使用一個(gè)R&S SMA100A為ADL5375-05提供LO時(shí)鐘。AD9139通過(guò)串行外設(shè)接口(SPI)軟件進(jìn)行編程。PC上運(yùn)行的DPGDownloader生成AD9139的發(fā)射矢量并將其下載至DPG3。ADL5375-05的輸出饋入Keysight PXA N9030A。

 

圖10.測(cè)試設(shè)置功能框圖

 

測(cè)量結(jié)果

 

圖11.ACP測(cè)量，LO = 2.5 G，BW = 6 × 80 = 480 MHz (CIF)

 

圖12.MER/EVM測(cè)量，LO = 2.5 G，BW = 6 × 80 = 480 MHz (CIF)

 

 

推薦閱讀：