【導(dǎo)讀】本文研究了一種可行的、簡(jiǎn)單實(shí)用及高精度的電容在線(xiàn)測(cè)試電路。隨著EDA技術(shù)的快速發(fā)展，F(xiàn)PGA以其高集成度、高可靠性及靈活性等特點(diǎn)正在快速成為數(shù)字系統(tǒng)開(kāi)發(fā)平臺(tái)，在多種領(lǐng)域都有非常廣闊的應(yīng)用前景。本設(shè)計(jì)結(jié)合上述兩特點(diǎn)，設(shè)計(jì)了一種基于向FPGA內(nèi)植入Nios II嵌入式軟核作為控制器的電容在線(xiàn)測(cè)試電路。
1、測(cè)試原理
在線(xiàn)測(cè)試的基本思想是應(yīng)用電氣隔離技術(shù)，將被測(cè)元器件在電氣上和與其相連的元件隔離，進(jìn)而一一檢測(cè)PCB板上的每一個(gè)元件。隔離方法如圖1所示。
設(shè)待測(cè)元件為Zx,周?chē)c之相連的元件阻抗等效為Z1、Z2,并將其另一端與測(cè)試電路同地。因?yàn)檫\(yùn)放正向輸入端接地，根據(jù)“虛地”原則，Z2兩端等電位，都為地，即Z2被隔離;另外Vi為理想電壓源時(shí)，內(nèi)阻為零，Z1可視為電壓源的輸出負(fù)載，不影響Zx上電壓降，即Z1也被隔離。即：
可見(jiàn)，只要確定輸入，測(cè)得輸出結(jié)果，就可計(jì)算出被測(cè)元件的大小。
2、電容測(cè)試電路的硬件設(shè)計(jì)
電容在線(xiàn)測(cè)試的硬件電路如圖2所示。
R2、C1和U1共同構(gòu)成一個(gè)反向積分器，為減少運(yùn)放振蕩的可能性，所以采用反向輸入。R1的作用是使有內(nèi)部相位補(bǔ)償?shù)倪\(yùn)放開(kāi)環(huán)特性與積分電路的頻率特性相同，保證一定頻率范圍內(nèi)開(kāi)環(huán)增益與頻率無(wú)關(guān)。Header2為被測(cè)電容的接入插槽。Z1、Z2是與被測(cè)電容相連的干擾阻抗。被測(cè)電容同U2和R8-11一起構(gòu)成微分電路。小阻值R3起限制輸入電流的作用，亦即限制了R8-11中的電流。小容量C2起相位補(bǔ)償作用，提高電路的穩(wěn)定性。另外，在器件的選擇上，運(yùn)放選用LM318,對(duì)于C1和C2,應(yīng)選用絕緣電阻大的薄膜電容，不宜用鋁電容或鉭電容，本設(shè)計(jì)選用的是聚丙烯電容。
當(dāng)Vi為一正弦信號(hào)時(shí)，積分器的輸出為：
可見(jiàn)，在正弦信號(hào)的激勵(lì)下，R8-11選擇合適，就能得到正比于被測(cè)電容Cx的輸出電壓Vv_out,繼而可以算出被測(cè)電容值。
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3、信號(hào)源電路
電容測(cè)試需要在測(cè)試電路輸入端加交流信號(hào)，并且要求頻率可調(diào)。本文采用DDS專(zhuān)用芯片AD9850進(jìn)行交流信號(hào)源的設(shè)計(jì)。AD9850內(nèi)部有40位控制字，其中32位用于頻率控制，5位用于相位控制，1位用于電源休眠控制，2位用于選擇工作方式。這40位控制字可以通過(guò)并行或串行方式接入到控制器FPGA,本文采用串行裝載控制字，以節(jié)約I/O口，圖3為控制字的串行加載時(shí)序圖。
串行輸入方式，在W_CLK上升沿把數(shù)據(jù)位D7的一位數(shù)據(jù)串行輸入，當(dāng)輸入40位后，用一個(gè)FQ_UD脈沖即可更新輸出頻率和相位。圖4為DDS硬件電路圖。
其中，D0~D7為八位數(shù)據(jù)輸入端口，給內(nèi)部寄存器裝入40位控制數(shù)據(jù)，本文采用串行輸入，所以只用到D7位與FPGA相連;CLKIN為外部參考時(shí)鐘輸入，本設(shè)計(jì)采用100M外部時(shí)鐘輸入;W_CLK為字輸入信號(hào)，上升沿有效;FQ_UD為頻率更新控制信號(hào)，時(shí)鐘上升沿確認(rèn)輸入數(shù)據(jù)有效;VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端;IOUT為內(nèi)部DAC輸出端;IOUTB為“互補(bǔ)”DAC輸出端;AVDD和DVDD采用+5V供電。IOUT輸出信號(hào)經(jīng)過(guò)濾波器后作為測(cè)試電路的激勵(lì)信號(hào)。
其中，D0~D7為八位數(shù)據(jù)輸入端口，給內(nèi)部寄存器裝入40位控制數(shù)據(jù)，本文采用串行輸入，所以只用到D7位與FPGA相連;CLKIN為外部參考時(shí)鐘輸入，本設(shè)計(jì)采用100M外部時(shí)鐘輸入;W_CLK為字輸入信號(hào)，上升沿有效;FQ_UD為頻率更新控制信號(hào)，時(shí)鐘上升沿確認(rèn)輸入數(shù)據(jù)有效;VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端;IOUT為內(nèi)部DAC輸出端;IOUTB為“互補(bǔ)”DAC輸出端;AVDD和DVDD采用+5V供電。IOUT輸出信號(hào)經(jīng)過(guò)濾波器后作為測(cè)試電路的激勵(lì)信號(hào)。
結(jié)果中表示數(shù)據(jù)不停變化或者結(jié)果超出量程。
通過(guò)上述實(shí)測(cè)值與標(biāo)準(zhǔn)值的比較可以看出本文設(shè)計(jì)的由FPGA控制的電容在線(xiàn)測(cè)試系統(tǒng)具有多量程自動(dòng)選擇，測(cè)試精度高，使用方便等特點(diǎn)，測(cè)試范圍達(dá)到0.01μF~3μF.經(jīng)理論分析和試驗(yàn)證明，該設(shè)計(jì)具有很強(qiáng)的實(shí)用性和可靠性。
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