圖1 Ethernet接口指標測試連接框圖

2 測試中出現(xiàn)的問題
本次測試將主要驗證產(chǎn)品上4個以太網(wǎng)100Base-TX接口的技術(shù)指標。對于其中比較直觀的100Base-TX物理層的眼圖模板，《ANSI+X3_263-1995》標準中有著明確的眼圖模板定義見圖2。

圖2 100Base-TX 眼圖模板

關(guān)于100Base-TX接口技術(shù)指標的測試方法，《IEEE Std 802.3-2000》標準中也有詳細的說明， 工程師按照誘導發(fā)包的測試方法進行了網(wǎng)口眼圖的測試，測試過程中發(fā)現(xiàn)測試網(wǎng)口出現(xiàn)了信號波形碰觸模板的問題，波形見圖3：

圖3 以太網(wǎng)口測試眼圖_FAIL

3 問題分析解決
從眼圖初步分析來看，發(fā)送信號的幅度應該是滿足要求的。但是可以明顯的發(fā)現(xiàn)信號邊沿還是比較緩，而且從單個波形來看邊沿有不單調(diào)的問題。方案的原廠是一家通訊業(yè)內(nèi)專注于IP寬帶解決方案的國際型大公司，其以太網(wǎng)模塊部分應該經(jīng)過詳細驗證過。最大的可能是二次開發(fā)過程中板級系統(tǒng)設計時的一些關(guān)鍵技術(shù)參數(shù)的配合問題。工程師在進行了信號幅度以及上升下降時間等細節(jié)指標的測試之后證明了之前的判斷，信號的幅度是滿足要求的，但信號的上升下降時間與其他的方案相比確實大了（此方案的信號上升下降時間在4.3nS~4.6nS區(qū)間，雖然滿足標準中要求的3~5nS。但根據(jù)系統(tǒng)容差設計原則，芯片設計人員通常會將Slew Rate調(diào)整在4nS左右，確保上下區(qū)間調(diào)整地最大容限。）。如何改進需要信號的發(fā)送接收回路進行一個系統(tǒng)的分析了。通過對網(wǎng)口技術(shù)指標的量測分析，目前最主要的問題在于信號的邊沿比較緩，并且存在不單調(diào)的問題，最可能的原因是傳輸回路容性負載過大以及驅(qū)動不足。可以從這兩個方面入手解決。

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1）信號差分線對及阻抗匹配，網(wǎng)口的差分走線的阻抗控制和耦合處理我司在Layout這一塊的應該已經(jīng)很成熟了，而且此款方案采用芯片內(nèi)部匹配網(wǎng)絡，沒有外部匹配元件。所以暫不進行這一塊的分析。

2）傳輸變壓器，工程師將一款測試通過的產(chǎn)品的Transformer與當前單板的Transformer進行互換后測試結(jié)果一致，眼圖測試依然不通過。（請注意這里并沒有對變壓器進行變比以及差損，回損等技術(shù)指標的測試）

3）收發(fā)器驅(qū)動偏置電阻，也就是我們經(jīng)常會看到的RDAC,也有叫RSET或其他的。這是原廠為開發(fā)人員提供的設定收發(fā)器驅(qū)動電流大小的硬配置節(jié)點，可以根據(jù)實際的單板設計和元件參數(shù)進行調(diào)整以實現(xiàn)對于標準的擬合。這是對信號波形影響最大的部分，在不對設計進行大的變動的情況下，通過調(diào)整驅(qū)動電流的大小可以用最小的變動來實現(xiàn)我們對于信號波形的調(diào)整。在查看產(chǎn)品PCB的同時我們還發(fā)現(xiàn)了另一個問題，RDAC電阻并沒有放置在輸入PIN附近，而是放到了遠端的USB部分，之間的走線長達4000MIL。從事過PHY設計的工程師都知道，對于驅(qū)動偏置電阻的處理，應該最大限度的接近輸入PIN，并保證地的干凈，原廠的Layout Guide 也會進行重點說明。這也許不是造成輸出信號邊沿過緩的直接原因，但肯定會影響到信號波形的穩(wěn)定性和單調(diào)性。是需要慎重處理的。

圖4 RDAC走線連接圖

收發(fā)器驅(qū)動偏置機理分析：
系統(tǒng)設計人員都知道，以太網(wǎng)收發(fā)器的輸出采用的是差分電流驅(qū)動，從收發(fā)器驅(qū)動偏置原理框圖，見圖5，可以進一步展開分析，收發(fā)器驅(qū)動電流可以通過帶隙電壓源與外部設定基準的比較來設定。收發(fā)器驅(qū)動電流（I_driver） 是從內(nèi)部帶隙和外部基準鏡像過來。U1/Q3/RDAC/Bandgap組成了一個簡單的比較控制環(huán)路實現(xiàn)基準單位電流的設定，例如帶隙基準電壓設定為Vbg=1.24V，RDAC取值為1.24K。這時通過比較器U1以及MOS管Q3反饋環(huán)路是確保穩(wěn)定1mA（I_bias）的基準電流。而Q1/Q2/Current _Source組成了比例鏡像電流源?？梢酝ㄟ^設計保證I_driver=N*I_bias，N是設定的比例鏡像因子。我們假定為20，通過公式可以計算I_driver=20*I_bias=20mA，這就是我們差分驅(qū)動的輸出電流了。介紹到這里，大家都應該清楚了，我們可以通過調(diào)整RDAC的電阻大小實現(xiàn)基準單位電流的設定，進而達到調(diào)整差分驅(qū)動電流的目的。例如我們將RDAC調(diào)整為1K，則基準單位電流則變?yōu)镮_Bias=1.24mA,同步的I_driver變?yōu)?0*1.24mA=24.8mA,輸出信號電平的幅度也會增大。實際的調(diào)測結(jié)果也是這樣，可以解決信號邊沿碰觸模板的問題。

圖5 收發(fā)器驅(qū)動偏置原理框圖

經(jīng)過研發(fā)與測試工程師的討論，在目前不改動系統(tǒng)設計的前提下，采用微調(diào)RDAC電阻的方法來增大信號輸出電平幅度以解決信號眼圖的問題。經(jīng)過調(diào)整后，眼圖測試通過，波形見圖6。

圖6 以太網(wǎng)口測試眼圖_PASS

三 測試總結(jié)
（1） 作為系統(tǒng)設計人員，對子系統(tǒng)功能的了解以及信號回路模型的理解是我們進行系統(tǒng)定性分析的根本，而對于內(nèi)部電路的深入研究是我們進行系統(tǒng)指標設計量化的基礎(chǔ)。這對于我們的工程師提出了更高更深入的要求。

（2） 對于PHY收發(fā)器的設計，其驅(qū)動偏置電阻應盡量靠近設定管腳擺放，避免出現(xiàn)基準不穩(wěn)定和誤差的出現(xiàn)
以太網(wǎng)電路設計對于我們來說是比較常規(guī)和熟悉的設計，但我們真的理解和掌握了其內(nèi)部原理以及架構(gòu)嗎。想要更深入，將會遇到更多的挑戰(zhàn)，希望本文可以給到我們的系統(tǒng)設計人員一些啟發(fā)。

[參考文獻]
1：以太網(wǎng)收發(fā)器工作原理及其信號質(zhì)量測試,ShenZhen GongJin Electronic Co.
2：Ethernet solution-QualiPHY ,LeCroy Corporation