中心議題：

• PCB傳輸線效應
• PCB高速信號電路設計技術

解決方案：

• PCB高速信號布線
• PCB高速時鐘信號布線
• BGA封裝的焊盤設計

高速系統(tǒng)中，噪聲干擾的產生是第一影響因素，高頻電路還會產生輻射和沖突，而較快的邊緣速率則會產生振鈴、反射和串擾。如果不考慮高速信號布局布線的特殊性，設計出的電路板將不能正常工作。因此PCB板的設計成功是DSPs電路設計過程中非常關鍵的一個環(huán)節(jié)。

1 傳輸線效應

1.1信號完整性
信號完整性主要有反射、振鈴、地彈和串擾等現象。PCB板上的走線可等效為圖1所示的串聯和并聯的電容、電阻和電感結構。串聯電阻的典型值0.25D.／R-4）。55DJft，并聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗zo。

如果傳輸線和接收端的阻抗不匹配，這就會引起信號的反射和振蕩。

布線的幾何形狀，不正確的線端接，經過連接器的傳輸及電源平面的不連續(xù)等因素的變化均會導致反射。過沖和下沖是信號在電平上升沿和下降沿變化時產生的，會在瞬間產生高于或低于平穩(wěn)電平的毛刺，容易損壞器件。信號的振鈴和環(huán)繞振蕩分別是由線上不恰當的電感和電容所應起的。振鈴可以通過適當的端接予以減小。

當電路中有大的電流涌動時會引起地彈，若有一個較大的瞬態(tài)電流在芯片與板的電源平面流過，芯片封裝與電源平面間的寄生電感和電阻就會引發(fā)電源噪聲。串擾是兩條信號線之間的耦合問題，信號線之間的互感和互容導致了線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。

1.2 解決辦法
要解決常見的問題需要采取的一些措施：

電源層對電流方向不限制，返回線可沿著最小阻抗即與信號線最接近的路徑走。這就可能使電流回路最小，而這將是高速系統(tǒng)首選的方法。但是電源層不排除線路雜波，不注意電源分布路徑，所有系統(tǒng)均會產生噪聲造成錯誤。因此需要特殊的濾波器，由旁路電容實現。一般一個l蝦到lOp.F的電容放在板上電源輸入端，而0.01p.F至U0.1心的電容放在板上每個有源器件的電源、地的管腳之間。旁路電容的作用就像濾波器，大電容（10aF）放在電源輸入端，濾除板外產生的低頻（60Hz）噪聲，板上有源器件產生的噪聲在100MHz或更高的頻率下會產生諧波，放在每個芯片之間的旁路電容通常比放在板上電源輸入端的電容小得多。

根據經驗，如果設計中模數混合，將PCB分區(qū)為模擬和數字部分，模擬器件放在模擬部分，數字器件放在數字部分，A／D轉換器跨區(qū)放置。模擬信號和數字信號在各自區(qū)內布線，保證數字信號返回電流不會流入到模擬信號的地上。

旁路和去耦是防止能量從一個回路轉移到另外一個回路，電源層、底線層、元器件和內部電源連接3個回路區(qū)域需要重視。盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線>電源線>信號線，通常信號線寬為：O.2～O.3mm，最細寬度可達0.05"-''0.07mm，電源線為1.2"-''2.5 n''Lrfl。用大面積銅層作地線用，在印制板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各占用一層。為每個集成電路芯片配置一個0.01心的陶瓷電容器。如遇到印制電路板空間小而裝不下時，可每4～10個芯片配置一個l～10心鉭電解電容器，這種器件的高頻阻抗特別小，在500kI-Iz～20MHz范圍內阻抗小于lQ，而且漏電流很?。∣.5LlA以下）。去耦濾波電容器必須緊靠集成電路安裝，力求最短的電容器引線和最小的瞬態(tài)電流回路面積，特別是高頻旁路電容不能帶引線。

對于當系統(tǒng)工作在50MHz時，將產生傳輸線效應和信號的完整性問題，采取傳統(tǒng)措施可以達到比較滿意的效果；而當系統(tǒng)時鐘達到120MHz時，就需要考慮使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB將無法正常工作。因此，高速PCB電路設計已經成為電子系統(tǒng)設計師必須掌握的設計技術。
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2 PCB高速信號電路設計技術

2.1 高速信號布線
高速信號布線采用多層板既是布線所必須的，也是降低干擾的有效手段。要合理的選擇層數來降低印制板尺寸，充分利用中間層來設置屏蔽，實現就近接地，能有效降低寄生電感，縮短信號傳輸長度，降低信號間的交叉干擾等等，所有這些對高速電路的可靠性工作有利。有資料顯示，248第八屆全國抗輻射電子學與電磁脈沖學術交流會論文集同種材料時，四層板要比雙面板的噪聲低20dB。引線彎折越少越好，最好采用全直線，需要轉折，可用45度折線或圓弧轉折，可以減小高速信號對外的發(fā)射和相互間的耦合，減少信號的輻射和反射。

高速電路器件管腳間的引線越短越好。引線越長，帶來的分布電感和分布電容值越大，會導致高速電路系統(tǒng)發(fā)生反射、振蕩等。高速電路器件管腳間的引線層間交替越少越好，就是元件連接過程中所用的過孔越少越好。據測，一個過孔可帶來約0.5pF的分布電容，導致電路的延時明顯增加。高速電路布線要注意信號線近距離平行走線所引入的“交叉干擾”，若無法避免平行分布，可以在平行信號線的反面布置大面積的“地”來減少干擾。在相鄰的兩個層，走線的方向務必取為相互垂直。

對特別重要的信號線或局部單元實施地線包圍的措施?？稍谌鐣r鐘信號、高速模擬信號等這些不易受到干擾的信號走線的同時在外圍加上保護的地線，將要保護的信號線夾在中間。各類信號走線不能形成環(huán)路，地線也不能形成電流環(huán)路。如果產生環(huán)路布線電路，將在系統(tǒng)中產生很大的干擾。采用菊*鏈布線能有效的避免布線時形成環(huán)路。應該在每個集成電路塊的附近設置一個或幾個高頻去耦電容。模擬地線、數字地線等接往公共地線時要用高頻扼流環(huán)節(jié)。某些高速信號線應特殊處理：差分信號要求在同一層上且盡可能的靠近平行走線，差分信號線之間不允許插入任何信號，并要求等長。

高速信號布線應盡量避免分枝或形成樹樁（Stub）。高頻信號線走在表層容易產生較大的電磁輻射，將高頻信號線布線在電源和地線之間，通過電源和底層對電磁波的吸收，所產生的輻射將減少很多。

2.2 高速時鐘信號布線
時鐘電路在數字電路中占有重要地位。C64xDSP是C6000平臺的最新成員，它具有足夠高的處理速度。C64xDSP的高速時鐘可達到1.1GHz，為早期C62xDSP的lO倍。所以在未來的DSP現代電子系統(tǒng)應用設計中對時鐘布線要求會越來越高。高速時鐘信號線優(yōu)先級最高，一般在布線時，需要優(yōu)先考慮系統(tǒng)的主時鐘信號線。高速時鐘信號線信號頻率高，要求走線盡量地短，保證信號的失真度最小。

高頻時鐘，對噪聲干擾特別敏感。需要對高頻時鐘信號線進行保護和屏蔽，將干擾降到最小。

高頻時鐘（20MHz以上的時鐘，或上升沿少于5ns的時鐘）必須有地線護送，時鐘的線寬至少10rail，護送地線的線寬至少20mil。高頻信號線的保護地線兩端必須由過孔與地層良好接觸，且每5em左右要打過孔與地層相連；地線護送與數據線基本等長，推薦手工拉線；時鐘發(fā)送側必須串接一個22～220Q左右的阻尼電阻。高速時鐘信號走線設計盡量設計在同一層上，高速時鐘信號線周圍盡量沒有其他的干擾源和走線。高頻時鐘連線建議采用星型連接或采用點對點連接，采用T型連接要保證等臂長，盡量減少過孑L數量，在晶振或時鐘芯片下需敷銅防止干擾。避免由這些線帶來的信號噪聲所產生的干擾。

在高速信號布線和高速時鐘信號布線時，都要求走線時少打過孑L、少分枝，以免造成樹樁，產生信號的反射和串繞。過孔和樹樁（Stub）在高速PCB中的影響，不僅反映在對信號的影響，同時也導致導線的阻抗發(fā)生變化。而過孔和樹樁對阻抗的影響，往往是設計者容易忽略的問題。

要選擇合理尺寸的過孔大小。比如對4層到10層的PCB設計來說，常見的選擇為10mil／20mil（鉆孔／焊盤）或16mil／30mil的過孔較好，對于一些高密度的小尺寸的PCB，也可以使用8mil／18mil的過孔。對電源或地線的過孔可以考慮用較大尺寸，以減少阻抗。電源和地的管腳要就近放置過孔，過孔和管腳之間的引線越短越好，同時，電源和地的引線要盡可能粗，以減少阻抗。

最新的高密度系統(tǒng)級芯片采用BGA或COB封裝，管腳間距日益減小。球間距已低至O.6mm，并且還會繼續(xù)降低，導致封裝器件信號線不可能采用傳統(tǒng)的布線工具來引出。目前有兩種方法可249第八屆全國抗輻射電子學與電磁脈沖學術交流會論文集以解決這個問題：（1）通過球下面的過孔將信號線從下層引出；（2）采用極細布線和自由角度布線在球柵陣列中找出一條引線通道。對這種BGA或COB封裝的高密度器件而言，采用寬度和空間極小的布線方式是惟一可行的，只有這樣，才能保證較高的成品率和可靠性，滿足高速設計要求。

2.3 BGA封裝的焊盤設計
隨著器件封裝技術的發(fā)展，器件的封裝相對尺寸越來越小。TMS320C6000系列器件有多達352個引腳，因為BGA腳間距密集，過孔離管腳很近，會產生很大的電感。對高速信號也是有害的，所以在BGA散孔時，盡量采用較小的孔。BGA的焊盤大小和BGA的腳間距之間有一個對應的關系，但不能大于BGA管腳小球的直徑，通常約為它的l／10~l／5。BGA焊盤旁的過孔、焊盤在元件面均需塞孔和覆蓋綠油，為了BGA的焊接，周圍2era內不能出現其他器件。

3 結論
數字信號處理器是信號處理的核心，而隨著高頻器件的普及，印制板密度增加，干擾加大，信號質量的提高已提到了設計的首要地位。而高速DSPs的PCB電路板設計是一個非常復雜的設計過程。在進行高速電路設計時有多個因素需要加以考慮，這些因素又是相互對應。如高速器件布局時位置靠近，雖可以減小延時，但可能產生串擾和顯著的熱效應；走線時高速信號盡量布線在內層和少打過孔也是一個矛盾。因此在設計中，需要綜合考慮各有利因素，做出全面的電路設計。

只有這樣才能設計出抗干擾能力強，性能穩(wěn)定，實時性高的高質量PCB電路板。