極大降低系統(tǒng)功耗的一種方法是對(duì)高速數(shù)據(jù)轉(zhuǎn)換器的電源進(jìn)行優(yōu)化。數(shù)據(jù)轉(zhuǎn)換器 設(shè)計(jì)和工藝技術(shù)的一些最新進(jìn)展，讓許多新型 ADC  可以直接由開(kāi)關(guān)電源來(lái)驅(qū) 動(dòng)，從而達(dá)到最大化功效的目的。   系統(tǒng)設(shè)計(jì)人員們習(xí)慣在開(kāi)關(guān)穩(wěn)壓器和 ADC  之間使用一些低噪、低壓降穩(wěn)壓器 (LDO)，以清除輸出噪聲和開(kāi)關(guān)頻率諧波（請(qǐng)參見(jiàn)圖 1）。但是，這種干凈的電 源設(shè)計(jì)的代價(jià)是高功耗，因?yàn)?LDO 要求壓降余量來(lái)維持正常的運(yùn)行。最低壓降 一般為 200  到 500mV，但在一些系統(tǒng)中其可以高達(dá) 1  到 2V（例如，ADC 的3.3-V 電壓軌產(chǎn)生自一個(gè)使用 LDO 的 5V 開(kāi)關(guān)電源時(shí)）。  

圖 1  從傳統(tǒng)電源轉(zhuǎn)到最大功效電源

 

 

就一個(gè)要求  3.3-V  電壓軌的數(shù)據(jù)轉(zhuǎn)換 器而言 ，300mV  的  LDO  壓降增加約10%  的 ADC  功耗。這種效應(yīng)在數(shù)據(jù)轉(zhuǎn)換器中得到放大，因?yàn)樗哂懈〉墓に嚬?jié)點(diǎn)和更低的電源電壓。例如，1.8V 時(shí)，相同 300-mV 壓降增加約 17%（300mV/1.8  V）的 ADC  功耗。因此，將該鏈的低噪聲 LDO  去除可以產(chǎn)生巨大的節(jié)能效果。去除 LDO 還可以降低設(shè)計(jì)的板級(jí)空間、熱量以及成本。    

本文闡述了包括超高性能 16 位 ADC 在內(nèi)的一些 TI 高速 ADC 可在 ADC 性能無(wú)明顯降低的條件下直接通過(guò)開(kāi)關(guān)穩(wěn)壓器驅(qū)動(dòng)。為了闡述的方便，我們對(duì)兩 款不同的數(shù)據(jù)轉(zhuǎn)換器（一款使用高性能 BiCOM  技術(shù)（TI  的 ADS5483），另 一款使用低功耗 CMOS  技術(shù)（TI  的 ADS6148）進(jìn)行了開(kāi)關(guān)電源噪聲敏感性研 究。本文的其他部分對(duì)所得結(jié)果進(jìn)行了一一介紹。   BiCOM  技術(shù)—ADS5483   這種工藝技術(shù)實(shí)現(xiàn)了寬輸入頻率范圍下的高信噪比  (SNR)  和高無(wú)雜散動(dòng)態(tài)范圍 (SFDR)。BiCOM  轉(zhuǎn)換器一般還具有許多片上去耦電容和非常不錯(cuò)的電源抑制比 (PSRR)。

我們對(duì) ADS5483  評(píng)估板 (ADS5483EVM)  進(jìn)行了電源研究，其具有一個(gè)使用  TI  TPS5420  開(kāi)關(guān)穩(wěn)壓器  (Sw_Reg)  的板上電源；一個(gè)低噪聲LDO（TI  的 TPS79501）；以及一個(gè)外部實(shí)驗(yàn)室電源使用選項(xiàng)。我們使用圖 2  所示不同結(jié)構(gòu)實(shí)施了 5  次實(shí)驗(yàn)，旨在確定 ADS5483  通過(guò)一個(gè)開(kāi)關(guān)穩(wěn)壓器直接運(yùn)行時(shí)出現(xiàn)的性能降低情況。由于 ADS5483  模擬 5-V 電源到目前為止表現(xiàn)出對(duì)電源噪聲的最大敏感性，因此該研究忽略了 3.3-V 電源的噪聲。ADS5483  產(chǎn)品說(shuō)明書(shū)中列出的  PSRR  支持這種情況：兩個(gè)  3.3-V  電源的  PSRR  至少高出5-V 模擬電源 20 dB。  

圖 2  使用 ADS5483EVM  的 5 次實(shí)驗(yàn)電源結(jié)構(gòu)  

 

5  次實(shí)驗(yàn)的結(jié)構(gòu)變化配置如下：   實(shí)驗(yàn) 1—一個(gè) 5-V 實(shí)驗(yàn)室電源直接連接到 5-V 模擬輸入，同時(shí)繞過(guò)開(kāi)關(guān)穩(wěn)壓器(TPS5420)  和低噪聲 LDO (TPS79501)。使用一個(gè)板上 LDO（TI  的 TPS79633）生成 ADS5483  低敏感度 3.3-V 模擬及數(shù)字電源的 3.3-V 電壓軌。  

實(shí)驗(yàn) 2—將一個(gè)  10-V  實(shí)驗(yàn)室電源連接到  TPS5420  降壓穩(wěn)壓器，其使用一個(gè)5.3-V  輸出。這樣可為 TPS79501  提供一個(gè) 300-mV  壓降，從而生成一個(gè) 5-V電壓軌。  

實(shí)驗(yàn) 3—使用 TPS5420，從 10-V 實(shí)驗(yàn)室電源生成一個(gè) 5-V 電壓軌。本實(shí)驗(yàn)中， 我們繞過(guò)了 TPS79501  低噪聲 LDO。圖 3a 表明，如“實(shí)驗(yàn) 2”連接的  LDO 較 好地減少了開(kāi)關(guān)穩(wěn)壓器的 5.3-V 輸出峰值電壓。但是，圖 3b 表明 5-VVDDA  電壓軌鐵氧體磁珠之后輸出沒(méi)有巨大的差異。    

圖 3  實(shí)驗(yàn) 2（使用 LDO）和實(shí)驗(yàn)  3（無(wú) LDO）的示波器截圖對(duì)比  
 

 

實(shí)驗(yàn) 4—本實(shí)驗(yàn)配置方法與“實(shí)驗(yàn) 3”相同，但去除了  TPS5420  輸出的 RC 緩 沖器電路，其會(huì)引起高振鈴和大開(kāi)關(guān)頻率雜散。我們可在圖 4  中清楚的觀察到 RC 緩沖器電路的影響。去除 LDO 并沒(méi)有在鐵 氧體磁珠之后表現(xiàn)出明顯的差異，而去除 RC  緩沖器電路則會(huì)導(dǎo)致更大的清潔5-VVDDA  電壓軌電壓峰值進(jìn)入 ADC。我們將在稍后詳細(xì)研究 RC 緩沖器電路的 影響。  
 

圖 4 5-VVDDA  電壓軌的電源噪聲  
 

 

實(shí)驗(yàn) 5—將一個(gè)  8-Ω  功率電阻連接到  5-V  電源，模擬如現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 等額外負(fù)載。TPS5420 必須提供更高的輸出電流，并更努力地驅(qū)動(dòng)其內(nèi) 部開(kāi)關(guān)，從而產(chǎn)生更大的輸出雜散。通過(guò)重復(fù)進(jìn)行“實(shí)驗(yàn) 2”、“實(shí)驗(yàn) 3”和“實(shí) 驗(yàn) 4”可以測(cè)試這種配置。  

測(cè)量結(jié)果    
我們利用輸入信號(hào)頻率掃描對(duì)比了 5  個(gè)實(shí)驗(yàn)。先使用 135  MSPS 采樣速率然后 使用 80 MSPS  采樣速率對(duì)三個(gè) ADS5483EVM 實(shí)施了這種實(shí)驗(yàn)，均沒(méi)有觀察到 巨大的性能差異。在使用 135-MSPS  采樣速率情況下，SNR 和 SFDR 的頻率掃描如圖 5  所示。 在 10  到 130MHz  輸入頻率下 SNR  的最大變化約為 0.1dB。SFDR  結(jié)果也非 常接近；在某些輸入頻率（例如：80MHz）下，可以觀測(cè)到下降 1  至 2 dB。  

圖 5 10 到 130MHz  輸入頻率掃描
 

 

5 個(gè)實(shí)驗(yàn)的 FFT 曲線圖對(duì)比（請(qǐng)參見(jiàn)圖 6）顯示噪聲底限或雜散振幅沒(méi)有出現(xiàn) 較大的增加。使用 LDO  清除開(kāi)關(guān)噪聲使得輸出頻譜看起來(lái)幾乎與干凈 5-V 實(shí) 驗(yàn)室電源完全一樣。去除 LDO 以后，我們觀測(cè)到從開(kāi)關(guān)穩(wěn)壓器產(chǎn)生了兩個(gè)雜散， 其具有一個(gè)來(lái)自 10-MHz 輸入音調(diào)的約 500 kHz  頻率偏置。RC 緩沖器電路降 低這些雜散振幅 約  3dB，從約  –108  dBc  降到了約  –111  dBc。這一值低于 ADS5483  的平均雜散振幅，其表明 ADS5483  可以在不犧牲 SNR 或 SFDR 性 能的情況下直接由一個(gè)開(kāi)關(guān)穩(wěn)壓器來(lái)驅(qū)動(dòng)。    

圖 6 500-kHz  偏置雜散 65k-點(diǎn)  FFT  圖
 

   

RC  緩沖器 降壓穩(wěn)壓器輸出能夠以相當(dāng)高的開(kāi)關(guān)速度對(duì)非常大的電壓實(shí)施開(kāi)關(guān)操作。本文 中，將 TPS5420  的輸入電壓軌設(shè)定為 10V，我們可以在輸出端觀測(cè)到許多過(guò)沖 和振鈴，如圖 7a  所示。為了吸收一些電源電路電抗能量，我們將 RC  緩沖電 路添加到了 TPS5420  的輸出（請(qǐng)參見(jiàn)圖 7b）。

該電路提供了一個(gè)高頻接地通路， 其對(duì)過(guò)沖起到了一些阻滯作用。圖 7a 表明 RC 緩沖器降低過(guò)沖約 50%，并且 幾乎完全消除了振鈴。我選用了 R = 2.2Ω  和 C = 470 pF 的元件值。穩(wěn)壓器的 開(kāi)關(guān)頻率范圍可以為 500kHz  到約 6MHz，具體取決于制造廠商，因此可能需 要我們對(duì) R  和 C  值進(jìn)行調(diào)節(jié)。這種解決方案的代價(jià)是帶來(lái)一些額外的分流電 阻 AC 功耗（盡管電阻非常的?。?，其降低穩(wěn)壓器總功效不足 1%。  

圖 7 TPS5420  開(kāi)關(guān)穩(wěn)壓器
 

 

我們將 10MHz 輸入信號(hào)標(biāo)準(zhǔn)化 FFT 圖繪制出來(lái)，以對(duì)比“實(shí)驗(yàn) 1”到“實(shí)驗(yàn)4”（請(qǐng)參見(jiàn)圖  8）。TPS5420  的雜散在約 500kHz 偏置時(shí)清晰可見(jiàn)。緩沖器降低雜散振幅約 3dB，而低噪聲 LDO 則完全消除了雜散。需要注意的是，RC 緩沖器（無(wú) LDO）的雜散振幅約為 -112dBc，遠(yuǎn)低于 ADS5483  平均雜散振幅，因此 SFDR 性能并未降低。  

圖 8“實(shí)驗(yàn)  1”到“實(shí)驗(yàn)  4”的標(biāo)準(zhǔn)  FFT  圖  

 

 

在“實(shí)驗(yàn) 5”中，我們將一個(gè) 8-Ω  功率電阻添加到 5-VVDDA  電壓軌，旨在模擬 電源的重負(fù)載。標(biāo)準(zhǔn)化 FFT 圖（請(qǐng)參見(jiàn)圖 9）并未顯示出很多不同。去除 RC 緩 沖器以后，雜散增加約 4.5dB；其仍然遠(yuǎn)低于平均雜散振幅。  

圖 9  添加 8-Ω  負(fù)載的標(biāo)準(zhǔn)化 FFT  圖  
 

 

CMOS  技術(shù)—ADS6148   當(dāng)關(guān)注如何在保持較佳 SNR  和 SFDR  性能的同時(shí)盡可能地降低功耗時(shí)，我們 一般利用 CMOS  技術(shù)來(lái)開(kāi)發(fā)高速數(shù)據(jù)轉(zhuǎn)換器。但是，CMOS  轉(zhuǎn)換器的 PSRR 一般并不如 BiCOM ADC 的好。ADS6148  產(chǎn)品說(shuō)明書(shū)列出了 25 dB 的 PSRR， 而在模擬輸入電源軌上 ADS5483  的 PSRR 則為 60dB。  

ADS6148EVM 使用一種板上電源，其由一個(gè)開(kāi)關(guān)穩(wěn)壓器 (TPS5420) 和一個(gè)低 噪聲、5-V 輸出 LDO (TPS79501)  組成，后面是一些 3.3-V 和 1.8-V 電源軌的 低噪聲 LDO（請(qǐng)參見(jiàn)圖 10）。與使用 ADS5483EVM  的 5  個(gè)實(shí)驗(yàn)類(lèi)似，我們 使用 ADS6148EVM  進(jìn)行了下面另外 5  個(gè)實(shí)驗(yàn)，其注意力只集中在 3.3-VVDDA 電 壓 軌 的 噪 聲 上 面 。 1.8-VDVDD   電 壓 軌 外 置  TPS5420  實(shí) 驗(yàn) 表 明 對(duì)  SNR  和 SFDR 性能沒(méi)有什么大的影響。  

圖 10 使用 ADS6148EVM  的 5 個(gè)實(shí)驗(yàn)電源結(jié)構(gòu)  

 

實(shí)驗(yàn) 6—將一個(gè) 5-V  實(shí)驗(yàn)室電源連接到兩個(gè)低噪聲 LDO（一個(gè)使用 3.3-V  輸 出，另一個(gè)使用 1.8-V 輸出）的輸入。LDO 并未給實(shí)驗(yàn)室電源帶來(lái)任何有影響 的噪聲。實(shí)驗(yàn) 7—將一個(gè)  10-V  實(shí)驗(yàn)室電源連 接到  TPS5420  降壓穩(wěn)壓器，其與 一個(gè)5.3-V  輸出連接，像“實(shí)驗(yàn) 2”連接  ADS5483  一樣。TPS79501  生成了一個(gè)過(guò)濾后的 5.0-V 電壓軌，其向 3.3-V 輸出和 1.8-V 輸出 LDO 提供輸入，如圖 10所示。  實(shí)驗(yàn) 8—所有 3.3-VVDDA 電壓軌  LDO  均被繞過(guò)。TPS5420  配置為一個(gè) 3.3-V 輸出，該輸出直接連接到 3.3-VVDDA 電壓軌。TPS79601  生成 1.8-VDVDD 電壓軌， 并通過(guò)一個(gè)外部 5-V 實(shí)驗(yàn)室電源供電。  

實(shí)驗(yàn) 9—該實(shí)驗(yàn)配置方法與“實(shí)驗(yàn) 8”相同，但去除了  TPS5420  輸出的 RC 緩 沖器電路。  實(shí)驗(yàn) 10—一個(gè) 4-Ω  功率電阻連接到 TPS5420 的 3.3-V 輸出。這樣做可極大地 增加  TPS5420  的輸出電流，從而模擬一個(gè)附加負(fù)載。另外，像“實(shí)驗(yàn)  5”的ADS5483  一樣，它帶來(lái)了更高的開(kāi)關(guān)雜散和更多的振鈴。    

圖 11 顯示了“實(shí)驗(yàn) 7”、“實(shí)驗(yàn) 8”和“實(shí)驗(yàn) 9”產(chǎn)生的一些 3.3-VVDDA 輸出波 形。有或無(wú) LDO 的峰值電壓振幅存在一些差異，但 RC 緩沖器可降低 60%  的 峰值噪聲。  
 

圖 11 鐵氧體磁珠后測(cè)得 3.3-VVDDA 電壓軌實(shí)驗(yàn)示波器截圖對(duì)比
 

 

測(cè)量結(jié)果   利用輸入信號(hào)頻率掃描，通過(guò)對(duì)比“實(shí)驗(yàn)  6”到“實(shí)驗(yàn)  10”，我們可以研究ADS6148  對(duì)電源噪聲的敏感性。先使用 135  MSPS  然后使用 210  MSPS  的采樣速率 (fs)  對(duì)三個(gè) ADS6148EVM  進(jìn)行數(shù)次實(shí)驗(yàn)。我們沒(méi)有探測(cè)到有較大的性能差異。  

使用  135-MSPS  采樣速率，SNR  和  SFDR  的頻率掃描如圖  12  所示。高達(dá)300MHz 輸入頻率下 SNR 的最大變化為 0.1  到 0.2dB。但是，一旦移除了 RC緩沖器電路，噪聲便極大增加，從而降低 SNR 約 0.5  到 1dB。圖 12b  顯示了 5  次 ADS6148  實(shí)驗(yàn)輸入頻率的 SFDR  變化。我們沒(méi)有觀測(cè)到 較大的性能降低。    

圖 12 10 到 300MHz  的輸入頻率掃描
 

 

對(duì)比圖 13  所示 FFT 圖，我們知道了無(wú) RC 緩沖器 SNR 稍微減少的原因。去 除 RC  緩沖器電路后，在 ADS6148  輸出能譜中，我們可以看到分布間隔約為500kHz（TPS5420  開(kāi)關(guān)頻率）的眾多小雜散，如圖 13  所示。相比 ADS5483， 這些小雜散更占主導(dǎo)，并且因?yàn)?ADS6148  的固有低 PSRR SNR  大大降低。但 是，圖 13  所示 FFT 圖還表明添加的 RC 緩沖器電路較好地彌補(bǔ)了這一不足。  

圖 13 大批雜散的 65k  點(diǎn) FFT  圖

 

  
 

圖  14  所示標(biāo)準(zhǔn)化  FFT  圖表明開(kāi)關(guān)穩(wěn)壓器的雜散高出  ADC  平均噪聲層約  5 到 6dB。其非常低，以至于其對(duì) SFDR 減少無(wú)法產(chǎn)生影響，但卻明顯地影響了 ADC 的 SNR。  

圖 14 標(biāo)準(zhǔn)化 FFT  圖表明使用 RC  緩沖器的好處