2020年7月，DDR 5新標(biāo)準(zhǔn)誕生，令人興奮的DDR5技術(shù)保證了更高的數(shù)據(jù)速率和更低的功耗。這是接口設(shè)計(jì)人員熟悉的承諾。但是，就像生活中的大多數(shù)事情一樣，沒有免費(fèi)的午餐。降低功耗和提高速度的進(jìn)步伴隨著設(shè)計(jì)復(fù)雜性的增加。 DDR5與前幾代產(chǎn)品之間最顯著的區(qū)別是判決反饋均衡的引入，這是串行鏈路系統(tǒng)中用于改善接收信號完整性的一項(xiàng)技術(shù)。

 

隨著新技術(shù)的發(fā)展，本文將研究DDR5上下文中的一些基本信號完整性概念。第一部分介紹了眼圖：確定信號完整性的指標(biāo)。第二部分通過檢查單脈沖響應(yīng)來描述信號完整性問題的根本原因。第三部分規(guī)定了信號完整性發(fā)生問題時的解決方案。

 

眼圖確定信號完整性

 

眼圖是評估通道信號完整性的主要指標(biāo)。它是通過對通道接收的偽隨機(jī)二進(jìn)制序列（PRBS）的適當(dāng)處理而創(chuàng)建的。為了在存儲器操作的“寫”周期的上下文中創(chuàng)建眼圖，控制器（發(fā)送器）通過通道發(fā)送PRBS到達(dá)存儲器模塊（接收器）。在存儲模塊上接收到的PRBS模式被劃分為具有相同時間間隔的段。然后將具有相同時間間隔的這些片段彼此堆疊以創(chuàng)建眼圖。

 

在圖1中，有兩個藍(lán)色的眼圖和紅色的眼圖模板。通過將通道輸出端的眼圖與模板進(jìn)行比較，可以確定通道的信號完整性。模板是接收閾值的圖形表達(dá)。模板顯示對于給定的誤碼率（BER），接收信號的可接受時序和幅度。

 

如圖1左側(cè)所示，眼睛是張開的。當(dāng)輸出眼圖和眼圖模板之間沒有重疊時，該通道具有良好的信號完整性。如果輸出眼圖與模板不重疊，則接收器可以根據(jù)接收到的模擬電壓電平和時序確定數(shù)字1或數(shù)字0。另一方面，如果存在違反模型的情況（如圖1右側(cè)所示），則眼睛會閉合，接收器無法區(qū)分?jǐn)?shù)字1或數(shù)字0。

眼圖為工程師提供了給定通道性能的指標(biāo)。當(dāng)接收器的眼睛合上時，需要其他分析技術(shù)來確定閉眼的根本原因。

 

DDR5中的頻率相關(guān)損耗和反射

 

DDR5標(biāo)準(zhǔn)中指定的主要問題是反射和與頻率有關(guān)的損耗[1]。圖2顯示了從控制器到存儲模塊的DQ線的單脈沖響應(yīng)。單脈沖響應(yīng)是從控制器發(fā)送單脈沖（數(shù)字脈沖）時在存儲模塊上接收到的波形。

 

在圖2中，紅色虛線是通道中沒有反射或與頻率相關(guān)的損耗的理想情況。以藍(lán)色表示，隨著理想脈沖的擴(kuò)展，觀察到通道的頻率相關(guān)損耗。通道中的反射會在稍后出現(xiàn)。由于單個脈沖的擴(kuò)散和反射會干擾其他脈沖，因此人們常將其稱為符號間干擾（ISI）。

 

 

由頻率相關(guān)損耗引起的ISI在串行鏈路通道中很常見，而由阻抗不連續(xù)性引起的反射問題則是DDR特有的。

 

DDR5中的決策反饋均衡

 

如果信號完整性問題的根本原因是與頻率有關(guān)的損耗，那么最直接的解決方案是減少通道的長度或在制造過程中使用低損耗的材料。為了使反射量最小，走線應(yīng)設(shè)計(jì)為可控阻抗。如果通過適當(dāng)?shù)耐ǖ篱L度，制造材料和阻抗控制使眼圖保持閉合，則接收器處的均衡可以幫助進(jìn)一步改善/張開接收器中的眼圖。

 

在DDR5中，指定了四抽頭決策反饋均衡（DFE）來減輕損耗和反射，而不放大噪聲。每個抽頭代表一個單位間隔，四抽頭DFE在當(dāng)前接收的比特之后最多校正四個單位間隔。顧名思義，決策反饋均衡算法對每個接收到的比特做出決策，并將比特的修改反饋給接收器。

 

在DFE算法中，接收到的模擬波形首先到達(dá)符號檢測器。符號檢測器確定接收到的模擬波形代表數(shù)字1還是數(shù)字0。如果檢測到的符號是數(shù)字符號，則模擬波形的縮放版本將是加入原始數(shù)字以強(qiáng)調(diào)下一個數(shù)字0。如果檢測到的符號是數(shù)字0，則將模擬波形的縮放版本添加到原始波形中，以強(qiáng)調(diào)下一個數(shù)字1。

 

圖3的左側(cè)顯示了幾乎閉合的眼圖。通過應(yīng)用DFE，幾乎可以閉眼。如圖3的右側(cè)所示，DFE算法成功地打開了幾乎閉合的眼睛圖。 DFE均衡眼圖的另一個獨(dú)特功能是睜眼前后的扭結(jié)。

 

 

隨著數(shù)據(jù)速率的提高，人們看到了串行鏈路和DDR之間的技術(shù)融合。在DDR5之前，無需進(jìn)行均衡即可使接收器處的像樣張開。隨著對更高速度和更低功耗的推動，均衡已經(jīng)成為適當(dāng)睜眼的必要條件。

 

盡管在接收器處配備一個均衡器以改善眼圖是令人欣慰的，但仍然需要適當(dāng)?shù)卦O(shè)計(jì)信道損耗和走線阻抗，以便均衡可以對系統(tǒng)性能產(chǎn)生最積極的影響。

 

為了更好地理解不同通道設(shè)計(jì)和均衡功能之間的平衡，使用電子設(shè)計(jì)自動化（EDA）軟件作為虛擬原型環(huán)境驗(yàn)證也已成為必需。通過將虛擬樣機(jī)的結(jié)果和實(shí)際設(shè)計(jì)的測量結(jié)果相結(jié)合，可以形成一個強(qiáng)大的設(shè)計(jì)工作流程，以應(yīng)對新的令人興奮的技術(shù)。
（來源：是德科技，作者：Tim Wang Lee）