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“加量不加價”打造一款高效低功耗的開關(guān)電源步驟解析

發(fā)布時間:2014-11-27 責(zé)任編輯:echolady

【導(dǎo)讀】在開關(guān)電源的設(shè)計(jì)中,如何能做到節(jié)省成本的條件下提高功效,降低功耗?本文結(jié)合以往的開關(guān)電源設(shè)計(jì)經(jīng)驗(yàn),總結(jié)出如何能夠打造出低成本、低功耗、高效率的設(shè)計(jì)方案。下面聽小編一一講解。

 首先我們來聊一下關(guān)于節(jié)省成本的問題,以下幾個實(shí)際例子就可以說明我們在選用各項(xiàng)元器件或IC時候應(yīng)該考慮的問題。關(guān)于拉高/拉低的電阻用多大的阻值?市場最接近的是4.99K(精度1%),其次是5.1K(精度5%),其成本分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、 3.3、4.7、6.8幾個類別(含10的整數(shù)倍);類似地,20%精度的電容也只有以上幾種值,如果選了其它的值就必須使用更高的精度,成本就翻了幾倍,卻不能帶來任何好處。

針對于面板上的指示燈的顏色問題,紅綠黃橙等顏色的不管大小(5MM以下)封裝如何,都已成熟了幾十年,價格一般都在5毛錢以下,而藍(lán)色卻是近三四年才發(fā)明的東西,技術(shù)成熟度和供貨穩(wěn)定度都較差,價格卻要貴四五倍。目前藍(lán)色指示燈只用在不能用其它顏色替代的場合,如顯示視頻信號等。74XX的門電路只幾毛錢,而CPLD至少也得幾十塊,(GAL/PAL雖然只幾塊錢,但公司不推薦使用)。成本提高了N倍不說,還給生產(chǎn)、文檔等工作增添數(shù)倍的工作。

其實(shí)在實(shí)際的電路設(shè)計(jì)過程中,系統(tǒng)要求高的情況下,不一定所有的芯片都要選最快的。因?yàn)樵谝粋€高速系統(tǒng)中并不是每一部分都工作在高速狀態(tài),而器件速度每提高一個等級,價格差不多要翻倍,另外還給信號完整性問題帶來極大的負(fù)面影響。

自動布線必然要占用更大的PCB面積,同時產(chǎn)生比手動布線多好多倍的過孔,在批量很大的產(chǎn)品中,PCB廠家降價所考慮的因素除了商務(wù)因素外,就是線寬和過孔數(shù)量,它們分別影響到PCB的成品率和鉆頭的消耗數(shù)量,節(jié)約了供應(yīng)商的成本,也就給降價找到了理由。CPU的速度和存儲器的空間都是用錢買來的,如果寫代碼時多花幾天時間提高一下程序效率,那么從降低CPU主頻和減少存儲器容量所節(jié)約的成本絕對是劃算的。CPLD/FPGA設(shè)計(jì)也類似。

然后就是低功耗設(shè)計(jì)與高系統(tǒng)效率的設(shè)計(jì)問題,其實(shí)低功耗設(shè)計(jì)是在省電的同時讓器件的壽命變得更長。其降低了電源模塊及散熱系統(tǒng)的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設(shè)備溫度的降低,器件壽命則相應(yīng)延長(半導(dǎo)體器件的工作溫度每提高10度,壽命則縮短一半)。

針對于高系統(tǒng)性能來說CACHE的增大,并不一定就導(dǎo)致系統(tǒng)性能的提高,在某些情況下關(guān)閉CACHE反而比使用CACHE還快。原因是搬到CACHE中的數(shù)據(jù)必須得到多次重復(fù)使用才會提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開指令CACHE,數(shù)據(jù)CACHE即使打開也只局限在部分存儲空間,如堆棧部分。同時也要求程序設(shè)計(jì)要兼顧C(jī)ACHE的容量及塊大小,這涉及到關(guān)鍵代碼循環(huán)體的長度及跳轉(zhuǎn)范圍,如果一個循環(huán)剛好比CACHE大那么一點(diǎn)點(diǎn),又在反復(fù)循環(huán)的話,那就慘了。中斷的實(shí)時性強(qiáng),但不一定快。如果中斷任務(wù)特別多的話,這個沒退出來,后面又接踵而至,一會兒系統(tǒng)就將崩潰了。如果任務(wù)數(shù)量多但很頻繁的話,CPU的很大精力都用在進(jìn)出中斷的開銷上,系統(tǒng)效率極為低下,如果改用查詢方式反而可極大提高效率,但查詢有時不能滿足實(shí)時性要求,所以最好的辦法是在中斷中查詢,即進(jìn)一次中斷就把積累的所有任務(wù)都處理完再退出。

BSP對存儲器接口設(shè)置的默認(rèn)值都是按最保守的參數(shù)設(shè)置的,在實(shí)際應(yīng)用中應(yīng)結(jié)合總線工作頻率和等待周期等參數(shù)進(jìn)行合理調(diào)配。有時把頻率降低反而可提高效率,如RAM的存取周期是70ns,總線頻率為40M時,設(shè)3個周期的存取時間,即75ns即可;若總線頻率為50M時,必須設(shè)為4個周期,實(shí)際存取時間卻放慢到了 80ns。對于搬磚頭來說,兩個人應(yīng)該比一個人的效率高一倍;對于作畫來說,多一個人只能幫倒忙。使用幾個CPU需對業(yè)務(wù)有較多的了解后才能確定,盡量減少兩個CPU間協(xié)調(diào)的代價,使1+1盡可能接近2千萬別小于1。

由于仿真模型不可能與實(shí)物一模一樣,連不同批次加工的實(shí)物都有差別,就更別說模型了。再說實(shí)際情況千差萬別,仿真也不可能窮舉所有可能,尤其是串?dāng)_。曾經(jīng)有一教訓(xùn)是某單板只有特定長度的包極易丟包,最后的原因是長度域的值是0xFF,當(dāng)這個數(shù)據(jù)出現(xiàn)在總線上時,干擾了相鄰的WE信號,導(dǎo)致寫不進(jìn)RAM。其它數(shù)據(jù)也會對WE產(chǎn)生干擾,但干擾在可接受的范圍內(nèi),可是當(dāng)8位總線同時由0邊1時,附近的信號就招架不住了。結(jié)論是仿真結(jié)果僅供參考,還應(yīng)留有足夠的余量。

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