圖 2. 每次對輸出頻率進(jìn)行 1/2 分頻時，總體相位噪聲改善 3 dB。在本例中，對 3.4 GHz VCO 進(jìn)行 64 分頻所得到的相位噪聲要好于−130 dBc/Hz (53.125 MHz 時，偏移為 10 kHz)。

 

不過，即使集成 PLL/VCO IC 與 YIG 調(diào)諧振蕩器相比具有更寬的調(diào)諧范圍，仍存在以下問題：YIG 調(diào)諧振蕩器的相位噪聲性能與最好的集成 VCO 相比，仍具有 12 dB 的優(yōu)勢。即使該性能差異可通過組合多個并聯(lián)的 PLL/VCO(如圖 3 所示)的輸出來縮小。輸出可疊加，且每次倍增并聯(lián)的 PLL/VCO 數(shù)可使相位噪聲改善 3 dB。例如，兩個 ADF4355 PLL/VCO 可使相位噪聲改善 3 dB，四個 ADF4355 PLL/VCO 可使相位噪聲改善 6 dB，八個 ADF4355 PLL/VCO 可使相位噪聲改善 9 dB(如圖 4 所示)。

 

 

圖 3. 同步多個 PLL/VCO 并組合其輸出后，每次倍增 VCO 數(shù)可使相位噪聲改善 3 dB。此處所示的四個并聯(lián)的 ADF4355 可使總體相位噪聲改善 6 dB。

 

 

圖 4. 與使用單個 PLL/VCO 相比，鎖定相位并組合八個 ADF4355 PLL/VCO 的輸出可使總體相位噪聲改善約 9 dB 此處的頻譜顯示單個 ADF4355 的輸出相位噪聲以及八個同步 ADF4355 (并聯(lián)工作)疊加輸出的相位噪聲。

 

疊加 PLL/VCO 輸出的關(guān)鍵是調(diào)整所有振蕩器的輸出相位。本文所述示例使用四個并聯(lián)的 PLL/VCO?？梢韵氲降氖牵谕挥∷㈦娐钒迳戏胖妙l率相同的四個鎖相環(huán)和壓控振蕩器會帶來各種難題。其中的主要難題是隔離。PLL 之間的隔離效果差可能導(dǎo)致注入鎖定(如圖 5 所示)現(xiàn)象，在這種情況下，振蕩器會優(yōu)先鎖定至強(qiáng)信號或諧波，而非鎖相環(huán)自身調(diào)諧電壓所選的頻率。兩個鎖定機(jī)制形成互調(diào)失真時，只要發(fā)現(xiàn)噪聲性能和雜散信號有略微降低，即可觀察到注入鎖定。如果失真更嚴(yán)重，該信號將更像調(diào)制載波而非連續(xù)正弦波。

 

 

圖 5. VCO 頻率鎖定到外部振蕩器而非其控制電壓時發(fā)生注入鎖定 結(jié)果是互調(diào)和相位噪聲增大。

 

隔離需要各種技術(shù)和電路。例如，使用緩沖器(本例中為 ADIADCLK948LVPECL 8:1 時鐘緩沖器)將參考信號緩沖到每個 PLL (引腳 REFINA 和引腳 REFINB)。此外，最大限度減少串?dāng)_需要對源端和負(fù)載引腳進(jìn)行正確端接，并且盡可能靠近源端和負(fù)載端。另外還需接地的分流電容(18 pF)，以便在通過所需參考頻率時衰減 VCO 輸出的任何漏電流。

 

其他需要隔離的是電源線路。要實(shí)現(xiàn)所需隔離，每個 PLL 都應(yīng)當(dāng)通過單獨(dú)的高性能穩(wěn)壓器(ADIADM7150)供電，分別用于每個+5 V 線路(VVCO、VP 和 VREGVCO)，而在本文中 VCO 電源更為重要。模擬(AVDD)線路、數(shù)字(DVDD)線路和輸出級(VRF)線路也需要 3.3 V，因此每條線路同樣使用各自的穩(wěn)壓器。只要去耦良好，可將每個 PLL 上的 3.3 V 線路連接在一起。

 

在 RF 輸出級上，禁用輔助輸出(引腳 RFOUTB+和 REFOUTB–)并將其端接以確保不會生成任何不必要的噪聲。輸出 RFOUTA–端接 50 Ω負(fù)載，其互補(bǔ)輸出引腳 RFOUTA+饋入高隔離功率合成器(Marki Microwave, PBR0006SMG)。選擇該合成器可確保在共用輸出端提供組合信號，同時最大限度減少輸出級之間的耦合。為提高隔離性，一對合成器組合兩個 PLL 的輸出，另一個合成器則疊加前兩個合成器的輸出。

 

最后，Laird 的現(xiàn)成屏蔽體進(jìn)一步隔離，以最大限度減少任何可能以電磁方式耦合 VCO 的雜散輻射。采取所有這些步驟可確保隔離效果最佳。

 

ADF4355 不但包含高分辨率的 24 位調(diào)制器(其允許生成 N 分頻值)，還包含允許微調(diào) RF 信號相位的電路。相位值要有用，需具有重復(fù)性。這就需要使用“相位再同步”功能。

 

對于相位再同步的最佳描述是，這一功能可在頻率更新后將小數(shù)分頻器(帶噪聲成形功能的Σ-Δ調(diào)制器)置于已知狀態(tài)。由于相位為相對測量值，再同步功能的定義為相位為 P1 的頻率 F1 變?yōu)轭l率 F2 時以及從該頻率變回頻率 F1 時，該功能應(yīng)當(dāng)使相位再次變?yōu)槭状螠y量時所得的 P1。使用該功能可調(diào)節(jié)相位以最大限度減少四個 PLL 之間的相位差，從而獲得四個 PLL 的最大總功率，實(shí)現(xiàn)最大限度的相位噪聲改善。除這些步驟外，同樣重要的是同時重置每個 PLL 的計數(shù)器，使用芯片使能(CE)引腳進(jìn)行硬件掉電和上電即可輕松實(shí)現(xiàn)。

 

工藝和器件間差異意味著，我們無法假定每個 PLL 之間的相位差，遵照重置和再同步步驟時，將足夠接近零以最大限度增大信噪比；因此需要外部校準(zhǔn)電路。

 

校準(zhǔn)步驟很簡單：打開單個 PLL/VCO 并將其相位定義為相位零。依次打開其他 PLL/VCO，更改其輸出相位，直到 PLL/VCO 的組合輸出功率達(dá)到最大，然后打開下一個 VCO 并再次調(diào)諧其相位，直到 PLL/VCO 的組合輸出功率再次達(dá)到最大。需注意的是，由于倍增了組合功率，因此在打開第二個 PLL/VCO 后，功率會發(fā)生最大變化；之后每個 PLL/VCO 的差異會減少。實(shí)際上，這意味著并聯(lián)的 PLL/VCO 數(shù)每次倍增時，信噪比都會增大。也就是說，兩個并聯(lián) PLL/VCO 可使信噪比增大 3 dB，四個可使信噪比增大 6 dB，八個可使信噪比增大 9 dB。當(dāng)然，功率合成器的復(fù)雜性也會倍增，因此四個 PLL/VCO 為實(shí)際的上限，八個和 16 個 PLL/VCO 并聯(lián)的效果會遞減。

 

需注意的是，最佳相位性能和最大輸出功率一致，因此測得的功率足以確保最佳的相位噪聲性能。本例中的校準(zhǔn)器為 ADIADL6010 功率檢波器，用于測量組合信號的輸出幅度。在此方法中，可 (在每個頻率)調(diào)節(jié)每個 PLL 的相位，當(dāng)組合功率達(dá)到最大值時，相位調(diào)節(jié)恒定(如圖 6 所示)。針對其他每個 PLL 重復(fù)該過程，直到所有四個 PLL 都上電并得到調(diào)節(jié)，這樣合成器輸出端的信號即會達(dá)到最大值。

 

 

圖 6. 集成四個相位對準(zhǔn) ADF4355 的 PLL/VCO 以及 ADCLK948 時鐘緩沖器、合成器(PBR-0006SMG)和校準(zhǔn)電路

 

圖 7 顯示實(shí)際結(jié)果遵循理論，針對 PLL/VCO 的每次倍頻具有所述的正確相位性能，相比單個 PLL/VCO，四個 PLL/VCO 的組合相位噪聲可改善 6 dB。當(dāng)四個 PLL/VCO 相位組合時，一個 ADF4355 PLL (1 MHz 偏移時–134 dBc/Hz/)的性能可改善 6 dB (1 MHz 偏移時約–140 dBc/Hz)。

 

 

圖 7. 輸出相位噪聲曲線圖，顯示單個 ADF4355 PLL/VCO 振蕩器和四個組合的 ADF4355PLL/VCO 振蕩器的相位噪聲。