高速數(shù)字系統(tǒng)的仿真設(shè)計(jì)
發(fā)布時(shí)間:2020-05-09 責(zé)任編輯:lina
【導(dǎo)讀】高速數(shù)字系統(tǒng)設(shè)計(jì)成功的關(guān)鍵在于保持信號(hào)的完整,而影響信號(hào)完整性(即信號(hào)質(zhì)量)的因素主要有傳輸線的長(zhǎng)度、電阻匹配及電磁干擾、串?dāng)_等。
高速數(shù)字系統(tǒng)設(shè)計(jì)成功的關(guān)鍵在于保持信號(hào)的完整,而影響信號(hào)完整性(即信號(hào)質(zhì)量)的因素主要有傳輸線的長(zhǎng)度、電阻匹配及電磁干擾、串?dāng)_等。
設(shè)計(jì)過程中要保持信號(hào)的完整性必須借助一些仿真工具,仿真結(jié)果對(duì) PCB 布線產(chǎn)生指導(dǎo)性意見,布線完成后再提取網(wǎng)絡(luò),對(duì)信號(hào)進(jìn)行布線后仿真,仿真沒有問題后才能送出加工。目前這樣的仿真工具主要有 cadence、ICX、Hyperlynx 等。Hyperlynx 是個(gè)簡(jiǎn)單好用的工具,軟件中包含兩個(gè)工具 LineSim 和 BoardSim。LineSim 用在布線設(shè)計(jì)前約束布線和各層的參數(shù)、設(shè)置時(shí)鐘的布線拓?fù)浣Y(jié)構(gòu)、選擇元器件的速率、診斷信號(hào)完整性,并盡量避免電磁輻射及串?dāng)_等問題。BoardSim 用于布線以后快速地分析設(shè)計(jì)中的信號(hào)完整性、電磁兼容性和串?dāng)_問題,生成串?dāng)_強(qiáng)度報(bào)告,區(qū)分并解決串?dāng)_問題。作者使用 LineSim 工具,對(duì)信號(hào)的阻抗匹配、傳輸線的長(zhǎng)度、串?dāng)_進(jìn)行了仿真分析,并給出了指導(dǎo)性結(jié)論。
阻抗匹配
高速數(shù)字信號(hào)的阻抗匹配非常關(guān)鍵,如果匹配不好,信號(hào)會(huì)產(chǎn)生較大的上沖和下沖現(xiàn)象,如果幅度超過了數(shù)字信號(hào)的閾值,就會(huì)產(chǎn)生誤碼。阻抗匹配有串行端接和并行端接兩種,由于串行端接功耗低并且端接方便,實(shí)際工作中一般采用串行端接。以下利用 Hyperlynx 仿真工具對(duì)端接電阻的影響進(jìn)行了分析。以 74 系列建立仿真 IBIS 模型如圖 1 所示。仿真時(shí)選擇一個(gè)發(fā)送端一個(gè)接收端,傳輸線為帶狀線,設(shè)置線寬 0.2mm 和介電常數(shù)為 4.5(常用的 FR4 材料),使傳輸線的阻抗為 51.7Ω。設(shè)置信號(hào)頻率為 50MHz 的方波,串行端接電阻 Rs 分別取 0Ω、33Ω和 100Ω的情況,進(jìn)行仿真分析,仿真結(jié)果如圖 2 所示。
圖中分別標(biāo)出了匹配電阻是 0Ω、33Ω、100Ω時(shí)接收端的信號(hào)波形。從波形看出,0Ω時(shí)波形有很大的上沖和下沖現(xiàn)象,信號(hào)最差;100Ω時(shí)信號(hào)衰減較大,方波幾乎變成了正弦波;而匹配電阻是 33Ω時(shí)波形較好。理想的匹配電阻值,可以利用軟件的 terminatorWizard 工具,自動(dòng)根據(jù)器件的參數(shù)模型算出最佳匹配電阻為 33.6Ω,實(shí)際應(yīng)用中可以選用 33Ω。利用仿真和器件的 IBIS 模型,可以很精確地知道匹配電阻值的大小,從而使信號(hào)完整性具有可控性。
圖 1 74 系列仿真模型
圖 2 不同串行端接電阻的仿真結(jié)果
傳輸線長(zhǎng)度的影響
在高速數(shù)字電路的設(shè)計(jì)中,除了阻抗匹配外,部分器件對(duì)傳輸線的長(zhǎng)度有著嚴(yán)格的要求,信號(hào)頻率越高,要求傳輸線的長(zhǎng)度越短。以 X1 器件和 X2 器件為例建立仿真模型如圖 3 所示。在仿真模型中加了 33Ω的匹配電阻,選擇仿真信號(hào)頻率為 66MHz 方波,改變傳輸線長(zhǎng)度分別為 76.2mm 和 254mm 時(shí)進(jìn)行仿真。仿真結(jié)果如圖 4 所示。
圖 3 X1、X2 器件仿真模型
圖 4 不同長(zhǎng)度傳輸線仿真結(jié)果
從圖中看出,信號(hào)線加長(zhǎng)后,由于傳輸線的等效電阻、電感和電容增大,傳輸線效應(yīng)明顯加強(qiáng),波形出現(xiàn)振蕩現(xiàn)象。因此在高頻 PCB 布線時(shí)除了要接匹配電阻外,還應(yīng)盡量縮短傳輸線的長(zhǎng)度,保持信號(hào)完整性。
在實(shí)際的 PCB 布線時(shí),如果由于產(chǎn)品結(jié)構(gòu)的需要,不能縮短信號(hào)線長(zhǎng)度時(shí),應(yīng)采用差分信號(hào)傳輸。差分信號(hào)有很強(qiáng)的抗共模干擾能力,能大大延長(zhǎng)傳輸距離。差分信號(hào)有很多種,如 ECL、PECL、LVDS 等,表 1 列出 LVDS 相對(duì)于 ECL、PECL 系統(tǒng)的主要特點(diǎn)。LVDS 的恒流源模式低擺幅輸出使得 LVDS 能高速驅(qū)動(dòng),對(duì)于點(diǎn)到的連接,傳輸速率可達(dá) 800Mbps,同時(shí) LVDS 低噪聲、低功耗,連接方便,實(shí)際中使用較多。LVDS 的驅(qū)動(dòng)器由一個(gè)通常為 3.5mA 的恒流源驅(qū)動(dòng)對(duì)差分信號(hào)線組成。接收端有一個(gè)高的直流輸入阻抗,幾科全部的驅(qū)動(dòng)電流流經(jīng) 10Ω的終端電阻,在接收器輸入端產(chǎn)生約 350mV 電壓。當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí),流經(jīng)電阻的電流方向改變,此時(shí)在接收端產(chǎn)生有效的邏輯狀態(tài)。圖 5 是利用 LVDS 芯片 DS90LV031、DS90LV032 把信號(hào)轉(zhuǎn)換成差分信號(hào),進(jìn)行長(zhǎng)距離傳輸?shù)牟ㄐ螆D。在仿真時(shí)設(shè)置仿真頻率為 66MHz 理想方波,傳輸距離為 508mm,差分對(duì)終端接 100Ω負(fù)載匹配傳輸線的差分阻抗。從仿真結(jié)果看,LVDS 接收端的波形除了有延遲外,波形保持完好。
表 1 LVDS、ECL、PECL 邏輯標(biāo)準(zhǔn)對(duì)照表
圖 5 LVDS 電路仿真結(jié)果
串?dāng)_分析
由于頻率的提高,傳輸線之間的串?dāng)_明顯增大,對(duì)信號(hào)完整性也有很大的影響,可以通過仿真來預(yù)測(cè)、模擬,并采取措施加以改善。以 CMOS 信號(hào)為例建立仿真模型,如圖 6 所示。在仿真時(shí)設(shè)置干擾信號(hào)的頻率為 66MHz 的方波,被干擾者設(shè)置為零電平輸入,通過調(diào)整兩根線的間距和兩線之間平行走線的長(zhǎng)度來觀察被干擾者接收端的波形。仿真結(jié)果如圖 7,分別為間距是 203.2mm、406。4mm 時(shí)的波形。
圖 6 串?dāng)_模型
圖 7 不同間距的串?dāng)_仿真結(jié)果
從仿真結(jié)果看出,兩線間距為 406.4mm 時(shí),串?dāng)_電平為 200mV 左右,203.2mm 時(shí)為 500mV 左右??梢妰删€之間的間距越小串?dāng)_越大,所以在實(shí)際高速 PCB 布線時(shí)應(yīng)盡量拉大傳輸線間距或在兩線之間加地線來隔離。
結(jié)束語
在高速數(shù)字電路設(shè)計(jì)中,不用仿真而只憑傳統(tǒng)的設(shè)計(jì)方法或經(jīng)驗(yàn)很難預(yù)測(cè)和保證信號(hào)完整性,仿真已成為高速信號(hào)設(shè)計(jì)的必要手段,利用仿真可以預(yù)測(cè)信號(hào)的傳輸情況,從而提高系統(tǒng)的可靠性。
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